1異步fifo結(jié)構(gòu)及fpga設(shè)計(jì)

1、異步異步FIFO結(jié)構(gòu)及結(jié)構(gòu)及FPGA設(shè)計(jì)設(shè)計(jì)摘要摘要：首先介紹異步FIFO的概念、應(yīng)用及其結(jié)構(gòu)，然后分析實(shí)現(xiàn)異步FIFO的難點(diǎn)問(wèn)題及其解決辦法；在傳統(tǒng)設(shè)計(jì)的基礎(chǔ)上提出一種新穎的電路結(jié)構(gòu)并對(duì)其進(jìn)行綜合仿真和FPGA實(shí)現(xiàn)。關(guān)鍵詞關(guān)鍵詞：異步電路FIFO亞穩(wěn)態(tài)格雷碼1異步異步FIFO介紹介紹在現(xiàn)代的集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大，一個(gè)系統(tǒng)中往往含有數(shù)個(gè)時(shí)鐘。多時(shí)鐘域帶來(lái)的一個(gè)問(wèn)題就是，如何設(shè)計(jì)異步時(shí)鐘之間的接口電路。異步FIFO（Fi

2、rstInFirstOut）是解決這個(gè)問(wèn)題一種簡(jiǎn)便、快捷的解決方案。使用異步FIFO可以在兩個(gè)不同時(shí)鐘系統(tǒng)之間快速而方便地傳輸實(shí)時(shí)數(shù)據(jù)。在網(wǎng)絡(luò)接口、圖像處理等方面，異步FIFO得到了廣泛的應(yīng)用。異步FIFO是一種先進(jìn)先出的電路，使用在需要產(chǎn)時(shí)數(shù)據(jù)接口的部分，用來(lái)存儲(chǔ)、緩沖在兩個(gè)異步時(shí)鐘之間的數(shù)據(jù)傳輸。在異步電路中，由于時(shí)鐘之間周期和相位完全獨(dú)立，因而數(shù)據(jù)的丟失概率不為零。如何設(shè)計(jì)一個(gè)高可靠性、高速的異步FIFO電路便成為一個(gè)難點(diǎn)。本文介

3、紹解決這一問(wèn)題的一種方法。圖1是異步FIFO的結(jié)構(gòu)框圖。由圖1可以看出：整個(gè)系統(tǒng)分為兩個(gè)完全獨(dú)立的時(shí)鐘域——讀時(shí)鐘域和寫(xiě)時(shí)間域；FIFO的存儲(chǔ)介質(zhì)為一塊雙端口RAM，可以同時(shí)進(jìn)行讀寫(xiě)操作。在寫(xiě)時(shí)鐘域部分，由寫(xiě)地址產(chǎn)生邏輯產(chǎn)生寫(xiě)控制信號(hào)和寫(xiě)地址；②采用觸發(fā)器來(lái)同步異步輸入信號(hào)，如圖3中的兩極觸發(fā)器可以將出現(xiàn)亞穩(wěn)態(tài)的幾率降低到一個(gè)很小的程度。但是，正如圖3所示，這種方法同時(shí)帶來(lái)了對(duì)輸入信號(hào)的一級(jí)延時(shí)，需要在設(shè)計(jì)時(shí)鐘的時(shí)候加以注意。2.2空滿(mǎn)

4、標(biāo)志的產(chǎn)生滿(mǎn)標(biāo)志的產(chǎn)生空滿(mǎn)標(biāo)志的產(chǎn)生FIFO的核心部分。如何正確設(shè)計(jì)此部分的邏輯，直接影響到FIFO的性能?？諠M(mǎn)標(biāo)志產(chǎn)生的原則是：寫(xiě)滿(mǎn)不溢出，讀空不多讀。即無(wú)論在什么進(jìn)修，都不應(yīng)出現(xiàn)讀寫(xiě)地址同時(shí)對(duì)一個(gè)存儲(chǔ)器地址操作的情況。在讀寫(xiě)地址相等或相差一個(gè)或多個(gè)地址的時(shí)候，滿(mǎn)標(biāo)志應(yīng)該有效，表示此時(shí)FIFO已滿(mǎn)，外部電路應(yīng)對(duì)FIFO發(fā)數(shù)據(jù)。在滿(mǎn)信號(hào)有效時(shí)寫(xiě)數(shù)據(jù)，應(yīng)根據(jù)設(shè)計(jì)的要求，或保持、或拋棄重發(fā)。同理，空標(biāo)志的產(chǎn)生也是如此，即：空標(biāo)志=(|寫(xiě)地址