fpga面試 (1)

1、FPGA工程師面試試題FPGA工程師面試試題1、同步電路和異步電路的區(qū)別是什么(仕蘭微電子)2、什么是同步邏輯和異步邏輯(漢王筆試)同步邏輯是時鐘之間有固定的因果關(guān)系.異步邏輯是各時鐘之間沒有固定的因果關(guān)系.3、什么是“線與“邏輯要實現(xiàn)它在硬件特性上有什么具體要求(漢王筆試)線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能.在硬件上要用oc門來實現(xiàn)由于不用oc門可能使灌電流過大而燒壞邏輯門.同時在輸出端口應(yīng)加一個上拉電阻.4、什么是Setup

2、和Holdup時間(漢王筆試)5、setup和holdup時間區(qū)別.(南山之橋)6、解釋setuptime和holdtime的定義和在時鐘信號延遲時的變化.(未知)7、解釋setup和holdtimeviolation畫圖說明并說明解決辦法.(威盛VIA2003.11.06上海筆試試題)Setupholdtime是測試芯片對輸入信號和時鐘信號之間的時間要求.建立時間是指觸發(fā)器的時鐘信號上升沿到來以前數(shù)據(jù)穩(wěn)定不變的時間.輸入信號應(yīng)提前時鐘

3、上升沿(如上升沿有效)T時間到達芯片這個T就是建立時間Setuptime.如不滿足setuptime這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器只有在下一個時鐘上升沿數(shù)據(jù)才能被打入觸發(fā)器.保持時間是指觸發(fā)器的時鐘信號上升沿到來以后數(shù)據(jù)穩(wěn)定不變的時間.如果holdtime不夠數(shù)據(jù)同樣不能被打入觸發(fā)器.建立時間(SetupTime)和保持時間(Holdtime).建立時間是指在時鐘邊沿前數(shù)據(jù)信號需要保持不變的時間.保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需

4、要保持不變的時間.如果不滿足建立和保持時間的話那么DFF將不能正確地采樣到數(shù)據(jù)將會出現(xiàn)metastability的情況.如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間那么超過量就分別被稱為建立時間裕量和保持時間裕量.8、說說對數(shù)字邏輯中的競爭和冒險的理解并舉例說明競爭和冒險怎樣消除.(仕蘭微電子)9、什么是競爭與冒險現(xiàn)象怎樣判斷如何消除(漢王筆試)在組合邏輯中由于門的輸入信號通路中經(jīng)過了不同的延時導(dǎo)致到達該門的時間不一致叫競

5、爭.產(chǎn)生毛刺叫冒險.如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象.解決方法:一是添加布爾式的消去項二是在芯片外部加電容.10、你知道那些常用邏輯電平TTL與COMS電平可以直接互連嗎(漢王筆試)常用邏輯電平:12V5V3.3VTTL和CMOS不可以直接互連由于TTL是在0.33.6V之間而CMOS則是有在12V的有在5V的.CMOS輸出接到TTL是可以直接互連.TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V.11、如

6、何解決亞穩(wěn)態(tài).(飛利浦大唐筆試)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài).當一個觸發(fā)器進入亞穩(wěn)態(tài)時既無法預(yù)測該單元的輸出電平也無法預(yù)測何時輸出才能穩(wěn)定在某個28、pleasedrawthetransistlevelschematicofacmos2inputgateexplainwhichinputhasfasterresponsefoutputrisingedge.(lessdelaytime).(威盛筆試題circ

7、uitdesignbeijing03.11.09)29、畫出NOTNN的符號真值表還有transistlevel的電路.(Infineon筆試)30、畫出CMOS的圖畫出towtoonemuxgate.(威盛VIA2003.11.06上海筆試試題)31、用一個二選一mux和一個inv實現(xiàn)異或.(飛利浦大唐筆試)32、畫出Y=ABC的cmos電路圖.(科廣試題)33、用邏輯們和cmos電路實現(xiàn)abcd.(飛利浦大唐筆試)34、畫出CMOS

8、電路的晶體管級電路圖實現(xiàn)Y=ABC(DE).(仕蘭微電子)35、利用4選1實現(xiàn)F(xyz)=xzyz’.(未知)36、給一個表達式f=xxxxxxxxxxxxxxxxx用最少數(shù)量的與非門實現(xiàn)(實際上就是化簡).37、給出一個簡單的由多個NOTNN組成的原理圖根據(jù)輸入波形畫出各點波形.(Infineon筆試)38、為了實現(xiàn)邏輯(AXB)(CD)請選用以下邏輯中的一種并說明為什么1)INV2)3)4)N5)N6)X答案:N(未知)39、用與

9、非門等設(shè)計全加法器.(華為)40、給出兩個門電路讓你分析異同.(華為)41、用簡單電路實現(xiàn)當A為輸入時輸出B波形為…(仕蘭微電子)42、ABCDE進行投票多數(shù)服從少數(shù)輸出是F(也就是如果ABCDE中1的個數(shù)比0多那么F輸出為1否則F為0)用與非門實現(xiàn)輸入數(shù)目沒有限制.(未知)43、用波形表示D觸發(fā)器的功能.(揚智電子筆試)44、用傳輸門和倒向器搭一個邊沿觸發(fā)器.(揚智電子筆試)45、用邏輯們畫出D觸發(fā)器.(威盛VIA2003.11.06

10、上海筆試試題)46、畫出DFF的結(jié)構(gòu)圖用verilog實現(xiàn)之.(威盛)47、畫出一種CMOS的D鎖存器的電路圖和版圖.(未知)48、D觸發(fā)器和D鎖存器的區(qū)別.(新太硬件面試)49、簡述latch和filpflop的異同.(未知)50、LATCH和DFF的概念和區(qū)別.(未知)51、latch與register的區(qū)別為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的.(南山之橋)52、用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)