基于fpga的乘法器和除法器

1、任務(wù)書任務(wù)書：1、十六位硬件乘法器電路2、八位硬件除法器電路摘要摘要：設(shè)計(jì)一個(gè)16位硬件乘法器電路。要求2位十進(jìn)制乘法，能用LED數(shù)碼管同時(shí)顯示乘數(shù)被乘數(shù)和積的值.本設(shè)計(jì)利用QuartusII軟件為設(shè)計(jì)平臺(tái)通過移位相加的乘法原理：即從被乘數(shù)的最低位開始，若為1，則乘數(shù)左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數(shù)的最高位。經(jīng)軟件仿真和硬件測試驗(yàn)證后以達(dá)到實(shí)驗(yàn)要求。設(shè)計(jì)一個(gè)8位硬件除法器電路。要求2位十進(jìn)制除法，能用LED數(shù)

2、碼管顯示結(jié)果、除數(shù)和被除數(shù)的值。根據(jù)被除數(shù)（余數(shù)）和除數(shù)的大小來上商，被除數(shù)低位補(bǔ)零，再減去右移后的除數(shù)也可以改為左移余數(shù)，減去除數(shù)，這樣可以確保參與運(yùn)算的寄存器具有相同位數(shù)。商寫到寄存器的低位，然后再左移一位。經(jīng)軟件仿真和硬件驗(yàn)證后，以達(dá)到實(shí)驗(yàn)要求。5.5.正文正文題目要求設(shè)計(jì)基于fpga的乘法器和除法器。本小組想出的方案是利用位移相加和相減來制作乘法器和除法器。運(yùn)用的模塊主要包括：1、輸入模塊：運(yùn)用計(jì)數(shù)器設(shè)編碼器將bcd碼編譯為二進(jìn)

3、制碼；2、運(yùn)算模塊：包括運(yùn)算器和寄存器；3、輸出模塊：將運(yùn)算器運(yùn)算的結(jié)果的二進(jìn)制數(shù)譯碼位bcd碼在數(shù)碼管上顯示出來。其余方法：可以將輸入的二進(jìn)制數(shù)轉(zhuǎn)為十進(jìn)制再進(jìn)行運(yùn)算，此方法適用于人工初學(xué)者計(jì)算不適于利用芯片計(jì)算，故不考慮。方案先進(jìn)性：簡單易懂，將乘法器和除法器分開制作便于分工。但缺點(diǎn)也顯而易見，乘法器和除法器按照不同人的思維進(jìn)行設(shè)計(jì)，不易于整合，變?yōu)閮蓚€(gè)獨(dú)立的模塊。方案可行性：易于設(shè)計(jì)，但使用不便，需要重新燒入程序?qū)崿F(xiàn)乘除法切換。5.

4、15.1乘法器系統(tǒng)設(shè)計(jì)乘法器系統(tǒng)設(shè)計(jì)1.1設(shè)計(jì)要求題目要求設(shè)計(jì)一個(gè)16位硬件乘法器電路.要求2位十進(jìn)制乘法能用LED數(shù)碼管同時(shí)顯示乘數(shù)被乘數(shù)和積的信息.設(shè)置一個(gè)乘法使能端控制乘法器的計(jì)算和輸出.1.2系統(tǒng)設(shè)計(jì)方案此設(shè)計(jì)問題可分為乘數(shù)和被乘數(shù)輸入控制模塊乘法模塊和輸出乘積顯示模塊基本分.乘數(shù)和被乘數(shù)的輸入模塊使輸入的十進(jìn)制數(shù)轉(zhuǎn)化為二進(jìn)制數(shù)輸入乘法模塊乘法模塊利用移位相加的方法將輸入的兩組二進(jìn)制數(shù)進(jìn)行相乘并將16位乘積輸出到乘積輸出顯示模塊

5、.顯示模塊將輸入的二進(jìn)制數(shù)按千百十個(gè)位分別轉(zhuǎn)化為十進(jìn)制數(shù)輸出.乘數(shù)和被乘數(shù)的輸入可用數(shù)據(jù)開關(guān)K1~K10分別代表數(shù)字12…90用編碼器對(duì)數(shù)據(jù)開關(guān)K1~K10的電平信號(hào)進(jìn)行編碼后輸入乘法器進(jìn)行計(jì)算.但此方案所用硬件資源較多輸入繁瑣故不采取.方案二是利用硬件箱自帶16進(jìn)制碼發(fā)生器由對(duì)應(yīng)的鍵控制輸出4位2進(jìn)制構(gòu)成的1位16進(jìn)制碼數(shù)的范圍是0000~1111即0H~FH.每按鍵一次輸出遞增1輸出進(jìn)入目標(biāo)芯片的4位2進(jìn)制數(shù)將顯示在該鍵對(duì)應(yīng)的數(shù)碼管