低噪聲高電源抑制比片上LDO的研究與設計.pdf

1、隨著集成電路設計和工藝制程的不斷進步，越來越多的電路被集成在一起。通常一個大規(guī)模數?；旌闲酒邪硕鄠€不同的數字、模擬電路模塊，它們對電源有著不同的要求，因此需要多個不同的電源管理電路對其進行供電。在大規(guī)模數?；旌闲酒膽弥胁捎脗鹘y(tǒng)LDO則需要占用多個芯片引腳，并且應用工程師還需選用具有特定ESR（Equivalent Series Resistance）值范圍和容值范圍的外接電容以保證LDO穩(wěn)定工作，這些外接電容也將占用一定的印刷

2、電路板（Printed Circuit Board，PCB）面積，這將極大地增加應用成本和產品面積。另外，由于芯片引腳以及PCB板上的寄生電感，片外電容無法對芯片中的高速高精度電路模塊產生及時有效的響應。但是，片上LDO在穩(wěn)定性、高頻電源抑制比、噪聲以及瞬態(tài)響應等方面通常都具有較差的性能。
　　本文對傳統(tǒng)LDO和片上LDO的環(huán)路穩(wěn)定性以及電源抑制比進行了深入的對比研究和分析。在此基礎上，采用40 nm CMOS工藝，針對大規(guī)模高速

3、高精度數?；旌想娐罚谀軌蚪邮艿拿娣e開銷下，通過功率管類型和誤差放大器類型的配合，采用了電源紋波抵消技術并對電路進行了低噪聲設計，設計了一款高性能的片上 LDO，具有良好的環(huán)路穩(wěn)定性，并且在極寬的頻率范圍內都具有很低噪聲和優(yōu)異的電源抑制比。
　　在1.8 V（±10％）的電源電壓下，本文設計的LDO的輸出電壓為1.1 V，在0~1 mA的負載電流范圍內均能穩(wěn)定工作。值得強調的是，本文設計的LDO僅有189.3μV的等效輸出噪聲（頻