基于FPGA的可重構(gòu)微體系結(jié)構(gòu)開發(fā)驗證平臺.pdf

1、隨著計算機硬件技術(shù)的不斷發(fā)展，處理器的微體系結(jié)構(gòu)設(shè)計作用日趨重要，微體系結(jié)構(gòu)驗證平臺為研究和設(shè)計微體系結(jié)構(gòu)提供了支撐環(huán)境。目前，現(xiàn)有的微體系結(jié)構(gòu)開發(fā)驗證平臺大都存在成本高、不可重構(gòu)或者只能通過軟件環(huán)境進行驗證等問題。
　　首先，本文介紹了微體系結(jié)構(gòu)開發(fā)驗證平臺的發(fā)展現(xiàn)狀，指出了現(xiàn)有平臺存在的問題；進而介紹了軟核處理器的發(fā)展現(xiàn)狀以及分類情況，并選取了一種開源軟核處理器OpenRISC作為平臺的驗證對象。同時對OpenRISC處理器的

2、體系結(jié)構(gòu)進行了分析，重點討論剖析了流水線和高速緩存技術(shù)。
　　然后，構(gòu)建了一種針對處理器微體系結(jié)構(gòu)的功能及關(guān)鍵技術(shù)進行驗證的硬件平臺，該平臺擁有完整的軟硬件系統(tǒng)，其中，硬件部分分為核心板和底板，核心板部分以FPGA芯片為核心，在FPGA芯片上實現(xiàn)待測試處理器以及監(jiān)控單元，底板部分則用來實現(xiàn)核心板與上位機之間的通信以及硬件平臺上的可視化顯示、系統(tǒng)工作所必需的電源等功能;同時在Microsoft Visual C++環(huán)境下設(shè)計了運行于

3、上位機的與該平臺相適應的微體系結(jié)構(gòu)性能分析軟件，該軟件的具體功能是在上位機以可視化的形式顯示待測試處理器的指令流水工作過程并且對高速緩存的命中率等性能指標進行監(jiān)控計算，將結(jié)果顯示在終端界面上。
　　接下去，本文詳細闡述了驗證平臺中的FPGA芯片上的監(jiān)控模塊的設(shè)計。在研究剖析了開源軟核處理器OpenRISC的Verilog源代碼的基礎(chǔ)上，在ModelSim仿真軟件上對待監(jiān)測信號進行了仿真分析并使用Verilog硬件描述語言設(shè)計了兩種