基于FPGA的通用邏輯驗(yàn)證平臺(tái).pdf

1、隨著ASIC設(shè)計(jì)規(guī)模越來(lái)越大，ASIC功能越來(lái)越復(fù)雜。要保證ASIC功能設(shè)計(jì)的正確性，驗(yàn)證是一個(gè)非常重要的部分。驗(yàn)證的主要目的，就是找出設(shè)計(jì)中存在的錯(cuò)誤。 驗(yàn)證的目標(biāo)，就是100％的測(cè)試ASIC設(shè)計(jì)中的所有電路，保證每部分電路都是按照期望的工作方式，完成預(yù)期芯片功能。驗(yàn)證的方法學(xué)很多，到目前為止，還沒(méi)有一個(gè)公認(rèn)的效率比較高的方法。 驗(yàn)證，可以由軟件或硬件完成。用軟件進(jìn)行驗(yàn)證可以進(jìn)行精確的時(shí)序仿真，可以很容易的查看內(nèi)部信號(hào)

2、，但運(yùn)行速度太慢。一般一個(gè)百萬(wàn)門(mén)的設(shè)計(jì)，一次驗(yàn)證所需要的時(shí)間可能長(zhǎng)達(dá)一周。發(fā)現(xiàn)錯(cuò)誤后重新驗(yàn)證又需要花同樣的時(shí)間。用硬件來(lái)驗(yàn)證能大大縮短驗(yàn)證的周期，但一般只能進(jìn)行功能驗(yàn)證，不能進(jìn)行時(shí)序驗(yàn)證。由于芯片設(shè)計(jì)規(guī)模急速發(fā)展。軟件驗(yàn)證的低效率缺點(diǎn)越來(lái)越突出。而且由于SoC芯片設(shè)計(jì)越來(lái)越普遍，軟硬件協(xié)同驗(yàn)證成為新的挑戰(zhàn)，F(xiàn)PGA成為滿足新驗(yàn)證需求的較好的硬件解決方案。 由于ASIC設(shè)計(jì)規(guī)模大，單片F(xiàn)PGA不能容納所有ASIC邏輯，只能用多片F(xiàn)

3、PGA互連組成FPGA陣列，共同驗(yàn)證ASIC。一般FPGA陣列的互連方式只適用于特定的一個(gè)ASIC設(shè)計(jì)，這樣昂貴的FPGA提高了開(kāi)發(fā)成本，而且重新設(shè)計(jì)FPGA平臺(tái)也提高的設(shè)計(jì)周期和設(shè)計(jì)風(fēng)險(xiǎn)。因此通用FPGA驗(yàn)證平臺(tái)成為ASIC驗(yàn)證所急需的平臺(tái)。 多片F(xiàn)PGA的通用型驗(yàn)證平臺(tái)還處于起步階段，其驗(yàn)證方法和工具有還有待研究和發(fā)展。到目前為止只有為數(shù)不多的幾家公司推出了通用FPGA平臺(tái)產(chǎn)品。這些產(chǎn)品基本采用總線型互連結(jié)構(gòu)或網(wǎng)格型互連結(jié)構(gòu)