一種雙向無(wú)阻塞環(huán)架構(gòu)的設(shè)計(jì)和優(yōu)化.pdf

1、隨著集成電路工藝技術(shù)的發(fā)展，單個(gè)芯片上集成的IP核的數(shù)目越來(lái)越多，核間通信量需求變大，片上網(wǎng)絡(luò)逐漸成為多核芯片的主要互連結(jié)構(gòu)，而環(huán)形互連結(jié)構(gòu)以其設(shè)計(jì)簡(jiǎn)單、利于工業(yè)實(shí)現(xiàn)、傳輸延遲固定等優(yōu)點(diǎn)，被廣泛應(yīng)用于芯片設(shè)計(jì)。針對(duì)12核的X-DSP芯片的設(shè)計(jì)需求，本文設(shè)計(jì)了一種高帶寬低延遲的環(huán)形網(wǎng)絡(luò)架構(gòu)。論文主要研究?jī)?nèi)容有：
　　1)設(shè)計(jì)了一款雙向多通道無(wú)阻塞環(huán)形結(jié)構(gòu)。該結(jié)構(gòu)包含5條鏈路，其中，讀寫請(qǐng)求各占兩條鏈路，配置請(qǐng)求獨(dú)占一條鏈路。讀寫請(qǐng)求

2、可分方向在不同的鏈路上進(jìn)行傳輸。經(jīng)驗(yàn)證這種環(huán)結(jié)構(gòu)的鏈路利用率達(dá)到了99％以上。針對(duì)環(huán)形網(wǎng)絡(luò)中存在的鏈路功耗過(guò)大的問(wèn)題，本文對(duì)注入到環(huán)上的請(qǐng)求，在路由節(jié)點(diǎn)中進(jìn)行低功耗編碼后送出。經(jīng)驗(yàn)證，鏈路功耗整體上降低了約9%，進(jìn)而提高了整個(gè)網(wǎng)絡(luò)的性能。
　　2)提出了一種基于亂序輸出緩存的網(wǎng)絡(luò)接口。這種設(shè)計(jì)結(jié)構(gòu)與采用虛通道技術(shù)設(shè)計(jì)的網(wǎng)絡(luò)接口相比，在面積上減少了45%，功耗上降低了19%，具有更高的性價(jià)比。另外，針對(duì)網(wǎng)絡(luò)接口設(shè)計(jì)中存在的長(zhǎng)互連線帶