一款DSP事件管理器IP核的研究與實(shí)現(xiàn).pdf

1、隨著微電子技術(shù)與計(jì)算機(jī)科學(xué)技術(shù)的快速進(jìn)步，數(shù)字信號處理器（DSP）被迅速的使用到各行各業(yè)中，主要應(yīng)用領(lǐng)域包括:電力電子、圖像信息處理、高性能計(jì)算、無線通信、智能家居等。由于集成電路加工工藝水平的不斷提升、芯片設(shè)計(jì)技術(shù)的不斷提高以及電子設(shè)計(jì)自動化軟件功能的日益強(qiáng)大，商用數(shù)字信號處理器性能越來越高，而成本卻越來越低。數(shù)字信號處理器的高性價(jià)比特性進(jìn)一步拓展了數(shù)字信號處理器的應(yīng)用領(lǐng)域，尤其是在嵌入式應(yīng)用場合，DSP優(yōu)異的實(shí)時(shí)處理能力具備不可替代

2、的市場地位。DSP被廣泛應(yīng)用于電機(jī)控制等對實(shí)時(shí)性要求很高的嵌入式應(yīng)用場合，在這些應(yīng)用中，DSP的實(shí)時(shí)處理性能一方面體現(xiàn)在DSP處理器核的主頻和數(shù)據(jù)吞吐量上，這要求處理器具備更高的時(shí)鐘頻率、更多的并行處理單元，更寬的數(shù)據(jù)總線，更大的數(shù)據(jù)存儲空間；另一方面體現(xiàn)在通過硬件加速方式提升信號處理能力，與軟件處理能力相比，硬件加速方式可以更顯著地提升實(shí)時(shí)處理能力，運(yùn)算速度可提升達(dá)到10倍以上。
　　本研究目的在于開發(fā)“一款事件管理器IP核”，

3、應(yīng)用于DSP處理器中，通過硬件加速方式，實(shí)現(xiàn)DSP處理器對電機(jī)系統(tǒng)的實(shí)時(shí)控制與管理。該外設(shè)單元模塊性能的強(qiáng)弱會直接影響到電機(jī)驅(qū)動電路系統(tǒng)運(yùn)行的精度與速度。依據(jù)項(xiàng)目對“事件管理器IP核”的功能和技術(shù)指標(biāo)要求，首先完成該IP核的系統(tǒng)原理設(shè)計(jì)、系統(tǒng)建模仿真驗(yàn)證、功能模塊劃分、端口信號定義。通過分析驗(yàn)證可將“事件管理器IP核”劃分成以下幾個(gè)重要的單元模塊：通用計(jì)時(shí)器模塊、專用對比PWM模塊、正交脈沖譯碼模塊、死區(qū)單元模塊、數(shù)據(jù)采集單元模塊、中斷

4、系統(tǒng)等。在此基礎(chǔ)上，完成各個(gè)單元模塊的RTL代碼的編寫以及仿真驗(yàn)證分析。最后集成整合各單元電路成系統(tǒng)模塊，完成“事件管理器IP核”的設(shè)計(jì)。對“事件管理器IP核”的系統(tǒng)模塊仿真驗(yàn)證工作主要從以下兩個(gè)方面來完成：一方面使用VCS與Ncverilog仿真工具完成該IP核系統(tǒng)級的功能驗(yàn)證，仿真結(jié)果表明了該IP核的邏輯設(shè)計(jì)完全正確；另一方面使用Altera的FPGA對該IP核進(jìn)行了原型驗(yàn)證與硬件加速驗(yàn)證，驗(yàn)證結(jié)果表明設(shè)計(jì)的IP核滿足各技術(shù)指標(biāo)要求