納米級CMOS工藝低功耗多米諾電路的設(shè)計研究.pdf

1、隨著集成電路制造技術(shù)的不斷發(fā)展，芯片的速度和集成度顯著提高，導(dǎo)致芯片功率密度顯著增大。同時，為了延長移動設(shè)備中電池的使用時間、降低芯片的散熱和封裝成本，則希望降低芯片的功耗。因此，電路功耗就成為了芯片設(shè)計時需要重點考慮的因素。多米諾電路因其速度快、后端版圖面積小等優(yōu)點，被廣泛應(yīng)用于各種復(fù)雜邏輯電路的關(guān)鍵路徑部分，其低功耗設(shè)計對降低整個電路的功耗意義重大。因此，如何降低多米諾電路的功耗已經(jīng)成為CMOS多米諾電路設(shè)計與研究的重點。
　

2、　本文首先介紹了低功耗電路設(shè)計的背景知識，其中包括了CMOS電路的功耗組成以及幾種降低電路功耗的常用技術(shù)，分析了多米諾電路的工作原理和特點。其次，根據(jù)多米諾電路的功耗特點，提出了兩種新的低功耗設(shè)計方案。第一種方案為浮柵控閾多米諾電路，在介紹了浮柵MOS器件的基本結(jié)構(gòu)、工作原理和特點之后，分析比較了浮柵MOS器件的閾值可控性和漏電流情況，并在此基礎(chǔ)上提出了浮柵控閾多米諾電路。第二種方案為新型電壓縮放多米諾電路，介紹了該電路的工作原理和特點