納米級工藝VLSI芯片低功耗物理設(shè)計研究.pdf_第1頁
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文檔簡介

1、隨著集成電路工藝技術(shù)的不斷發(fā)展,晶體管的特征尺寸不斷縮小,芯片單位面積上集成的晶體管數(shù)目越來越多。當晶體管的特征尺寸減小到納米級時,一些超大規(guī)模集成電路(VLSI)芯片上集成的晶體管數(shù)目已高達上千億門。同時,由于晶體管的特征尺寸不斷縮小,其泄漏電流所引起的靜態(tài)功耗急劇上升,使得功耗在現(xiàn)階段的集成電路設(shè)計中已受到越來越多的關(guān)注。功耗會影響芯片的封裝和成本,同時功耗的不斷增加還會產(chǎn)生例如電遷移等一系列問題,從而使芯片的可靠性降低。這些因素使

2、得集成電路設(shè)計者不得不加大對芯片功耗設(shè)計的研究。
  本文首先介紹了低功耗技術(shù)所面臨的的挑戰(zhàn)、國內(nèi)外研究現(xiàn)狀以及研究意義。接著具體分析了功耗的組成,并從工藝級、電路級、門級和系統(tǒng)級等方面探討了降低功耗的方法。然后以sblk_dfttr_vdci模塊為例,簡要地介紹了基于Golden UPF(Unified Power Format)的低功耗物理設(shè)計流程,完成了從Netlist到GDS2的全過程設(shè)計。再接著本文對模塊中所使用的多電源

3、電壓和門控電源技術(shù)的物理實現(xiàn),特別是對于多電源電壓域的創(chuàng)建、電平轉(zhuǎn)換器的插入和隔離單元的插入等過程進行了詳細探討。最后對完成低功耗物理設(shè)計的模塊進行了總功耗和功耗完整性的分析。對于總功耗的驗證,使用Synopsys公司的PrimetimePX工具,其分析的結(jié)果顯示完全滿足模塊對于功耗的要求;對于功耗完整性的分析,主要從電壓降和電遷移這兩方面來進行;從Apache公司的Redhawk工具分析的結(jié)果看,動態(tài)電壓降、靜態(tài)電壓降和抗電遷移的結(jié)果

4、良好,滿足模塊的設(shè)計要求。
  本文的亮點在于:對于TSMC28nm工藝的sblk_dfttr_vdci模塊,采用新型的基于Golden UPF的低功耗物理設(shè)計流程,完成多電源電壓和門控電源等低功耗技術(shù)的設(shè)計和物理實現(xiàn),使其模塊達到功耗設(shè)計的目標。在本文中,對于門控電源和多電源電壓低功耗技術(shù)的物理實現(xiàn)過程中的難點和重點進行了詳細并且深入地探討,特別是對于多電源電壓域的創(chuàng)建、電平轉(zhuǎn)換器的插入、電平轉(zhuǎn)換器的電源線的連接、電源開關(guān)單元的

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