基于劃分的三維布局器的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著集成電路技術(shù)不斷發(fā)展，互連問題成為影響芯片性能的瓶頸。三維集成電路技術(shù)提供給設(shè)計(jì)者一種全新的設(shè)計(jì)方式，能夠有效地縮短互連線長、降低時(shí)序延遲、改善芯片性能，目前已成集成電路發(fā)展的新方向。在三維芯片設(shè)計(jì)過程中，布局是物理設(shè)計(jì)中重要的環(huán)節(jié)，但是目前國際范圍內(nèi)還缺乏有效支持三維芯片設(shè)計(jì)的EDA工具，因此研究突破三維芯片布局技術(shù)對提高芯片的性能具有重要意義。
　　與傳統(tǒng)二維芯片相比，三維芯片具有特殊的三維結(jié)構(gòu)，因此三維芯片設(shè)計(jì)不能簡單地

2、照搬二維芯片的設(shè)計(jì)技術(shù)，其布局問題需要研究開發(fā)新的三維布局算法。本文結(jié)合國內(nèi)外布局算法研究動態(tài)，選取三維芯片布局技術(shù)作為研究方向。首先對國際物理設(shè)計(jì)會議提供的二維 benchmark進(jìn)行研究，并且設(shè)計(jì)實(shí)現(xiàn)基于折疊的三維轉(zhuǎn)換方法，將二維benchmark轉(zhuǎn)換為三維benchmark，將其作為三維布局算法研究的基礎(chǔ)。然后設(shè)計(jì)實(shí)現(xiàn)一個(gè)基于劃分的三維布局器，完成三維芯片上的布局，并對布局結(jié)果的互連線長進(jìn)行性能評估。結(jié)果表明：第一，相對于“Kra