AES加密算法的研究與IP核設計實現(xiàn).pdf

1、20世紀以來,信息技術的飛速發(fā)展將我們帶入一個嶄新的信息化時代,同時信息安全隱患也顯得日益突出。NIST于2001年向公眾正式發(fā)布了AES(Advanced Encryption Standard)算法標準。作為對DES算法的超越和突破,其安全性能是毋庸置疑的。本文課題來源為:橫向課題“智能電網(wǎng)安全芯片的研制”。需要針對智能電網(wǎng)安全性要求設計一款加密芯片算法IP核,該加密芯片能將有效地保護智能電網(wǎng)使用過程中的個人隱私信息及重要數(shù)據(jù)。本論

2、文在對AES進行深刻的研究和分析后,設計出一種支持 AES-128模式、兼容Wishbone總線標準等特點的AES加密算法IP核。
　　本文首先詳細介紹和分析了數(shù)學基礎知識和AES算法的原理,并在此基礎上對算法的輪函數(shù)做適當?shù)淖兓?采用一種等價解密模式設計出一個加、解密模塊能資源共享的硬件架構(gòu)。同時還研究和分析了基于有限域理論利組合邏輯方法來實現(xiàn)S盒,通過將域降階到復合域上,降低求逆運算的復雜度,也將加、解密的S盒利用硬件資源的共

3、享并在改進、優(yōu)化后合并成為一個小面積S盒;對逆列混合的實現(xiàn)方法進行優(yōu)化后得到一種資源利用更加合理的方案。根據(jù)所設計的AES算法硬件架構(gòu)的特性,對密鑰擴展算法靈活的運用和改進后,設計出一種加、解密密鑰擴展硬件資源共享并且能與加、解密輪函數(shù)的運算同步并行、實時擴展的密鑰編排方案;同時在上述工作基礎上設計出一款兼容Wishbone總線的AES IP核。最后,將IP核掛載在基于Wishbone總線的加密SOC系統(tǒng)上,由OR1200 CPU執(zhí)行匯

4、編指令來控制 IP核進行的加解密工作,并在 Xilinx Virtex-2 XC2VP30開發(fā)板上做了 FPGA仿真和驗證,驗證結(jié)果表明本論文設計的 AES加密算法IP核是完全遵從標準AES加密算法,加解密功能完全正確。本文所設計的AES IP核采用反饋工作模式,時鐘頻率可達114.565MHZ,擁有1.333Gbps的數(shù)據(jù)吞吐率,從密鑰編排、S盒設計和總體架構(gòu)設計上與文獻[9]、[32]、[52]相比較,本設計的資源消耗少、數(shù)據(jù)吞吐率