AES加密算法的研究與IP核設(shè)計(jì)實(shí)現(xiàn).pdf

1、20世紀(jì)以來,信息技術(shù)的飛速發(fā)展將我們帶入一個(gè)嶄新的信息化時(shí)代,同時(shí)信息安全隱患也顯得日益突出。NIST于2001年向公眾正式發(fā)布了AES(Advanced Encryption Standard)算法標(biāo)準(zhǔn)。作為對(duì)DES算法的超越和突破,其安全性能是毋庸置疑的。本文課題來源為:橫向課題“智能電網(wǎng)安全芯片的研制”。需要針對(duì)智能電網(wǎng)安全性要求設(shè)計(jì)一款加密芯片算法IP核,該加密芯片能將有效地保護(hù)智能電網(wǎng)使用過程中的個(gè)人隱私信息及重要數(shù)據(jù)。本論

2、文在對(duì)AES進(jìn)行深刻的研究和分析后,設(shè)計(jì)出一種支持 AES-128模式、兼容Wishbone總線標(biāo)準(zhǔn)等特點(diǎn)的AES加密算法IP核。
　　本文首先詳細(xì)介紹和分析了數(shù)學(xué)基礎(chǔ)知識(shí)和AES算法的原理,并在此基礎(chǔ)上對(duì)算法的輪函數(shù)做適當(dāng)?shù)淖兓?采用一種等價(jià)解密模式設(shè)計(jì)出一個(gè)加、解密模塊能資源共享的硬件架構(gòu)。同時(shí)還研究和分析了基于有限域理論利組合邏輯方法來實(shí)現(xiàn)S盒,通過將域降階到復(fù)合域上,降低求逆運(yùn)算的復(fù)雜度,也將加、解密的S盒利用硬件資源的共

3、享并在改進(jìn)、優(yōu)化后合并成為一個(gè)小面積S盒;對(duì)逆列混合的實(shí)現(xiàn)方法進(jìn)行優(yōu)化后得到一種資源利用更加合理的方案。根據(jù)所設(shè)計(jì)的AES算法硬件架構(gòu)的特性,對(duì)密鑰擴(kuò)展算法靈活的運(yùn)用和改進(jìn)后,設(shè)計(jì)出一種加、解密密鑰擴(kuò)展硬件資源共享并且能與加、解密輪函數(shù)的運(yùn)算同步并行、實(shí)時(shí)擴(kuò)展的密鑰編排方案;同時(shí)在上述工作基礎(chǔ)上設(shè)計(jì)出一款兼容Wishbone總線的AES IP核。最后,將IP核掛載在基于Wishbone總線的加密SOC系統(tǒng)上,由OR1200 CPU執(zhí)行匯

4、編指令來控制 IP核進(jìn)行的加解密工作,并在 Xilinx Virtex-2 XC2VP30開發(fā)板上做了 FPGA仿真和驗(yàn)證,驗(yàn)證結(jié)果表明本論文設(shè)計(jì)的 AES加密算法IP核是完全遵從標(biāo)準(zhǔn)AES加密算法,加解密功能完全正確。本文所設(shè)計(jì)的AES IP核采用反饋工作模式,時(shí)鐘頻率可達(dá)114.565MHZ,擁有1.333Gbps的數(shù)據(jù)吞吐率,從密鑰編排、S盒設(shè)計(jì)和總體架構(gòu)設(shè)計(jì)上與文獻(xiàn)[9]、[32]、[52]相比較,本設(shè)計(jì)的資源消耗少、數(shù)據(jù)吞吐率