4H-SiC非均勻摻雜浮結(jié)UMOSFET的模擬研究.pdf

1、SiC MOSFET在高功率、高速以及高溫條件下的應用具有極大的潛能。近幾年，隨著材料生長以及工藝技術(shù)的不斷發(fā)展，SiC MOSFET得到了快速發(fā)展。與VDMOSFET相比，溝槽MOSFET(UMOSFET)因不存在JFET區(qū)使其導通電阻更小。但是，UMOSFET結(jié)構(gòu)自身存在一個很嚴重的問題，即溝槽柵氧化層拐角處電場比較集中，使得柵氧化層容易發(fā)生提前擊穿。SiC浮結(jié)UMOSFET可以通過調(diào)節(jié)漂移層電場分布來緩解柵氧化層介質(zhì)的電場峰值，提

2、高器件擊穿電壓。仿真結(jié)果顯示，浮結(jié)UMOSFET器件的柵氧化層保護與高擊穿電壓之間存在折中關(guān)系。浮結(jié)摻雜濃度越高，柵氧化層拐角電場峰值越小，越不容易發(fā)生柵介質(zhì)的提前擊穿。但浮結(jié)的濃度過高，又會導致浮結(jié)與下漂移區(qū)之間PN結(jié)的電場集中，使得雪崩擊穿提早發(fā)生。當選擇合適的浮結(jié)摻雜濃度時，器件擊穿幾乎同時發(fā)生在柵氧化拐角以及浮結(jié)與下漂移層形成的PN結(jié)處，此時器件的擊穿電壓最大。但是在實際工藝中，并不能精確控制浮結(jié)的摻雜濃度，因此需要增加浮結(jié)摻雜

3、濃度來保護柵氧化層，但與此同時器件擊穿電壓有所降低。
　　本文提出了非均勻摻雜浮結(jié)UMOSFET，其特點在于浮結(jié)上部分摻雜濃度高于下部分摻雜濃度。上部分摻雜濃度高用于保護柵氧化層，降低下部分摻雜濃度用于緩解浮結(jié)與下漂移區(qū)之間的電場集中。首先，本文對雙區(qū)浮結(jié) UMOSFET器件的正向和阻斷特性進行了仿真分析。結(jié)果表明，對浮結(jié)采用非均勻摻雜器件的特征導通電阻基本不變。在阻斷特性方面，當浮結(jié)總電荷量高于一定值時，改變浮結(jié)上下兩部分摻雜濃

4、度，柵氧化層均可以得到保護，擊穿電壓的大小與摻雜濃度分布密切相關(guān)，當浮結(jié)上下兩部分摻雜濃度為漸進變化時，器件擊穿電壓較大。
　　在雙區(qū)浮結(jié)分析的基礎上，本文給出了高斯摻雜浮結(jié)的工藝設計。在相同浮結(jié)摻雜面密度條件下，高斯摻雜浮結(jié)UMOSFET擊穿電壓為1644V，且擊穿發(fā)生于體內(nèi)。高斯摻雜浮結(jié)的擊穿電壓相比均勻摻雜提高了18.8％。最后，在浮結(jié)總電荷量相同條件下，本文對高斯摻雜和均勻摻雜浮結(jié) UMOSFET的柵電荷以及開關(guān)特性進行動