國(guó)產(chǎn)FPGA互連接時(shí)序建模.pdf

1、FPGA由于其靈活的設(shè)計(jì)實(shí)現(xiàn)而成為被廣泛采用的基礎(chǔ)電子器件。在FPGA中，互連線是預(yù)先定制的，相對(duì)于ASIC，互連線占據(jù)更大的芯片面積，其延遲已經(jīng)超過(guò)邏輯門(mén)延遲成為路徑延遲的支配部分。因此EDA軟件時(shí)序分析的可信度主要取決于互連線時(shí)序分析的準(zhǔn)確度，故建立可靠的互連線時(shí)序模型至關(guān)重要。
　　論文介紹了互連線時(shí)序模型的作用，對(duì)國(guó)產(chǎn)軍用FPGA芯片SMXXXX作了簡(jiǎn)單介紹并分析了其內(nèi)部互連線架構(gòu)。論文采用Elmore延時(shí)模型，對(duì)互連線上

2、的線性原件建模，采用線性等效法對(duì)互連線上的傳輸管建模，在此基礎(chǔ)上建立了完整的時(shí)序模型（線性多項(xiàng)式仿真模型），并設(shè)計(jì)了專(zhuān)門(mén)的互連線時(shí)序模型描述文件，記錄時(shí)序模型參數(shù)和互連線的連接關(guān)系，通過(guò)Spice仿真計(jì)算得到這些參數(shù)并填入該文件中。由于長(zhǎng)互連線使用該模型誤差較大，論文采用BP神經(jīng)元網(wǎng)絡(luò)對(duì)長(zhǎng)互連線重新建模，通過(guò)合理的訓(xùn)練，使網(wǎng)絡(luò)逼近延時(shí)函數(shù)。
　　相對(duì)于Spice仿真結(jié)果，線性多項(xiàng)式仿真模型平均相對(duì)誤差8.13％，最大誤差14.71