FPGA的靜態(tài)時(shí)序分析研究與實(shí)現(xiàn).pdf

1、靜態(tài)時(shí)序分析(Static Timing Analysis，STA)是一種不需要輸入激勵(lì)的時(shí)序性能分析技術(shù)，在現(xiàn)場(chǎng)可編程門陣列FPGA的CAD軟件系統(tǒng)中它位于設(shè)計(jì)流程的后端，是整個(gè)流程的重要組成部分。其作用是檢查FPGA芯片中設(shè)計(jì)電路的延時(shí)和速度等性能指標(biāo)，分析電路時(shí)序的最壞情況，驗(yàn)證此時(shí)的電路性能是否能滿足用戶的時(shí)序要求，這樣就可以確保在任何情況下電路都能正?？煽康毓ぷ鳌ｌo態(tài)時(shí)序分析技術(shù)在功能上和性能上都有很大的優(yōu)越性，由于它基于電路

2、的拓?fù)浣Y(jié)構(gòu)，因此在分析時(shí)不需要任何激勵(lì)信號(hào)，運(yùn)行速度快、驗(yàn)證充分。目前幾乎所有數(shù)字集成電路在設(shè)計(jì)完成之后都會(huì)進(jìn)行靜態(tài)時(shí)序分析以驗(yàn)證電路的時(shí)序性能。
　　針對(duì)FPGA芯片電路的靜態(tài)時(shí)序分析與專用集成電路ASIC有所不同，在FPGA芯片中，基本邏輯元件相對(duì)較少，而互連資源相對(duì)于ASIC則十分復(fù)雜，占芯片資源比重也更高。所以相對(duì)于ASIC，F(xiàn)PGA芯片中互連延時(shí)對(duì)整個(gè)電路的時(shí)序而言更為重要，針對(duì)互連延時(shí)的軟件建模也就尤為關(guān)鍵。此外，對(duì)于

3、不同的FPGA芯片，其互連資源屬性也各不相同，導(dǎo)致互連資源的延時(shí)信息也完全不同，故除了要設(shè)計(jì)合適的STA軟件外，還需要針對(duì)不同的FPGA芯片建立準(zhǔn)確的互連資源時(shí)序庫。為解決以上問題，本文做了如下工作:
　　本文深入研究了FPGA的芯片架構(gòu)及互連資源的結(jié)構(gòu)，根據(jù)具體的電路針對(duì)互連線網(wǎng)建立樹型數(shù)據(jù)結(jié)構(gòu)，從而計(jì)算出電路中互連線的延時(shí)，再利用關(guān)鍵路徑法計(jì)算出電路的時(shí)序信息。
　　本文利用HSpice仿真針對(duì)FPGA中的可編程開關(guān)資源