基于布圖規(guī)劃的三維片上網(wǎng)絡功耗優(yōu)化與仿真.pdf

1、隨著多核處理器的發(fā)展，芯片中集成的核的數(shù)目不斷增多，傳統(tǒng)的二維片上網(wǎng)絡已經(jīng)無法滿足日益增長的性能需求。由于三維集成電路工藝的不斷發(fā)展和成熟，將IP核分配在三維拓撲結構上，可以提供比傳統(tǒng)二維片上網(wǎng)絡更高的網(wǎng)絡吞吐率，更低的功耗。
　　 隨著納米科技的發(fā)展，互連線上的功耗相對加大。本文針對特定應用的片上網(wǎng)絡，根據(jù)路由節(jié)點和互連線上的漏電功耗和動態(tài)功耗，建立了三維片上網(wǎng)絡功耗模型。
　　 本文提出了基于傳遞規(guī)約無環(huán)圖的三維布圖

2、規(guī)劃技術3D-TRG，可以根據(jù)特定應用優(yōu)化三維片上網(wǎng)絡中模塊的布局，從而使功耗更低。在三維布局中，許多表示法都無法表達所有的布局結構。文中提出的3D-TRG三維布圖規(guī)劃表示法可以表示幾乎所有的布局結構，而且具有表達兩兩模塊之間關系的天然屬性。對于優(yōu)化三維片上網(wǎng)絡布局有著非常大的優(yōu)勢。
　　 本文基于布圖規(guī)劃技術優(yōu)化三維片上網(wǎng)絡功耗。三維片上網(wǎng)絡功耗受到拓撲結構、映射、路由算法、布局、時延、帶寬等多方面的影響，本文基于布圖規(guī)劃技術

3、分別采用了模擬退火、遺傳算法和離散粒子群算法分別對面向特定應用的三維片上網(wǎng)絡進行了優(yōu)化，并對三種算法的優(yōu)化結果進行了對比分析。
　　 本文根據(jù)優(yōu)化的拓撲結構、映射、路由算法和布局結果，使用三維不規(guī)則拓撲結構片上網(wǎng)絡仿真器，面向多個特定應用進行了仿真實驗。實驗結果表明，評估總功耗與仿真總功耗的誤差在3％以內(nèi)。驗證了本文的功耗評估模型以及優(yōu)化算法中的功耗評估方法是簡潔有效的。
　　 在仿真實驗中，經(jīng)過優(yōu)化的三維不規(guī)則拓撲結構