數(shù)字信號處理算法的FPGA高速實(shí)現(xiàn)研究.pdf

1、隨著近年來微電子技術(shù)的飛速發(fā)展，F(xiàn)PGA已經(jīng)越來越多的被應(yīng)用到算法實(shí)現(xiàn)中去；但以軟件無線電為代表的算法發(fā)展遠(yuǎn)快于硬件平臺(tái)，如何在資源、速度受限的系統(tǒng)上完成復(fù)雜算法的硬件實(shí)現(xiàn)依然是一個(gè)難題；而如何優(yōu)化算法的串行結(jié)構(gòu)，使其可以較好的映射到FPGA上是解決復(fù)雜算法實(shí)現(xiàn)的關(guān)鍵一步，這也正是本文的著眼點(diǎn)。
　　依托項(xiàng)目的具體實(shí)現(xiàn)基礎(chǔ)，本文結(jié)合VLSI設(shè)計(jì)方法學(xué)，從結(jié)構(gòu)方面對數(shù)字信號處理算法的硬件實(shí)現(xiàn)做了一個(gè)分類研究，以期尋找到限制算法運(yùn)行速

2、度的瓶頸或消耗資源的熱點(diǎn)所在，并結(jié)合具體的方法對其進(jìn)行優(yōu)化。總的來說，本文所做的工作可分為三步：首先，針對不同結(jié)構(gòu)（無反饋、有反饋和特殊結(jié)構(gòu)），引入合適的分析、優(yōu)化方法（迭代邊界、關(guān)鍵路徑、割集重定時(shí)、多項(xiàng)式并行和脈動(dòng)陣列等），這些方法大都來自VLSI設(shè)計(jì)方法學(xué)；其次，利用這些方法對一些常用算法結(jié)構(gòu)（FIR、信道均衡、分?jǐn)?shù)時(shí)延、IIR、CRC、LMS和RLS等）進(jìn)行優(yōu)化，并對比不同實(shí)現(xiàn)結(jié)構(gòu)在資源、速度甚至性能上的差別，以此來驗(yàn)證前面引入

3、方法的有效性；最后，反思這些方法的本質(zhì)，并總結(jié)針對某種結(jié)構(gòu)的常規(guī)優(yōu)化步驟和需要注意的問題等。
　　可以從兩個(gè)方面來看待本文的工作：其一為算法高速實(shí)現(xiàn)的方法學(xué)研究，這個(gè)方面主要是分類引入VLSI設(shè)計(jì)方法學(xué)中的一些概念和分析方法；其二為一些常用算法的高速實(shí)現(xiàn)研究，包括信道均衡、分?jǐn)?shù)時(shí)延、CRC、LMS以及RLS等?？偟膩碚f，本文仔細(xì)研究和分類了一些設(shè)計(jì)方法，并針對幾個(gè)常用算法得到了一些優(yōu)化實(shí)現(xiàn)的結(jié)構(gòu)，希望對今后的數(shù)字信號處理算法的FP