面向Android應(yīng)用的ARM多核處理器核間通信開銷建模.pdf

1、近年來，多核亂序處理器在移動(dòng)智能終端上得到了廣泛的應(yīng)用。多核并行執(zhí)行在減少程序執(zhí)行時(shí)間的同時(shí)，也引入了核間通信開銷，阻礙了系統(tǒng)性能的進(jìn)一步提高。有研究表明，Cache一致性是影響多核核間通信開銷的一個(gè)關(guān)鍵因素。多核亂序處理器下的一致性缺失次數(shù)可以通過全功能仿真獲取，但整個(gè)過程極其耗時(shí)。本文旨在建立一個(gè)快速而準(zhǔn)確的多核亂序處理器私有LRU-Cache模型，用于評(píng)估該級(jí)緩存的一致性缺失次數(shù)。
　　本文提出利用訪存堆棧距離分布和對(duì)共享數(shù)

2、據(jù)的Invalid信息來預(yù)測一致性缺失次數(shù)。對(duì)于順序處理器，該理論是LRU-Cache一致性缺失建模的有效方法，但是通過本文的實(shí)驗(yàn)發(fā)現(xiàn)，該理論不能直接應(yīng)用于亂序處理器。本文認(rèn)為這是因?yàn)橹噶顏y序執(zhí)行(Out-Of-Order)、存儲(chǔ)隊(duì)列中加載(Load in Store)和非阻塞發(fā)射(Non-blocking Issue)等因素改變了訪存的帶Invalid信息的堆棧距離分布，進(jìn)而影響Cache一致性缺失次數(shù)的預(yù)測。因此，本文提出了一種基于

3、人工神經(jīng)網(wǎng)絡(luò)(Artificial Neural Network，ANN)的模型Uniform來解決上述問題。該模型的輸入是應(yīng)用程序在順序處理器下運(yùn)行得到的帶Invalid信息的堆棧距離分布，模型的輸出是一致性缺失次數(shù)。該神經(jīng)網(wǎng)絡(luò)模型可以在硬件微結(jié)構(gòu)參數(shù)不變的情況下，跨Benchmark預(yù)測一致性缺失次數(shù)。
　　為了評(píng)估模型的精確度，本文選用了Mobybench2.0和Parsec3.0兩大測試集。實(shí)驗(yàn)結(jié)果顯示，全功能仿真得到一致