面向多通道低碼率語(yǔ)音編解碼應(yīng)用的眾核處理器設(shè)計(jì)及其核間通信關(guān)鍵問(wèn)題研究.pdf

1、在軍事與安全領(lǐng)域，由于無(wú)線信道帶寬受限于環(huán)境噪聲、頻帶復(fù)用、保密通信等一系列因素，低碼率數(shù)字語(yǔ)音編解碼器即聲碼器被廣泛使用。隨著語(yǔ)音碼率降低達(dá)到300～600bps，聲碼器算法由于計(jì)算復(fù)雜度上升使得實(shí)時(shí)處理性能需求達(dá)到數(shù)百甚至上千MIPS（Million Instruction Per Second，每秒百萬(wàn)條指令），而其內(nèi)存開(kāi)銷也因?yàn)檎Z(yǔ)音參數(shù)量化碼本數(shù)據(jù)的增加而超過(guò)了200kB，使得在嵌入式處理器上以較低工作頻率和較少片上內(nèi)存實(shí)現(xiàn)低碼

2、率語(yǔ)音實(shí)時(shí)編解碼變得越來(lái)越多困難。另外，在作戰(zhàn)指揮通信和多人語(yǔ)音會(huì)議等實(shí)際應(yīng)用場(chǎng)景中需要同時(shí)處理多路語(yǔ)音，成倍增長(zhǎng)的性能和內(nèi)存需求為處理器設(shè)計(jì)帶來(lái)了更大的挑戰(zhàn)。
　　面向特定應(yīng)用，ASIP（Application Speciifc Instruction Processor，專用指令處理器）通過(guò)對(duì)指令集和流水線架構(gòu)進(jìn)行定制和優(yōu)化，可實(shí)現(xiàn)比GPP（General Purpose Processor，通用處理器）或通用DSP（Digi

3、tal Signal Processor，數(shù)字信號(hào)處理器）更高的執(zhí)行效率，同時(shí)又擁有ASIC（Application Speciifc Integrated Circuit，專用集成電路）所欠缺的可編程性和可配置性。而針對(duì)應(yīng)用的并行執(zhí)行需求，基于異構(gòu)眾核架構(gòu)的處理器可實(shí)現(xiàn)較高的處理性能和功耗效率。因此，本文采用ASIP的設(shè)計(jì)方法對(duì)面向多通道低碼率MELPe（Enhanced Mixed Excitation Linear Predict

4、ion，增強(qiáng)型混合激勵(lì)線性預(yù)測(cè)）聲碼器應(yīng)用的異構(gòu)眾核處理器進(jìn)行研究和實(shí)現(xiàn)。
　　本文首先通過(guò)定位聲碼器應(yīng)用性能瓶頸制定了異構(gòu)多核協(xié)同執(zhí)行策略，并對(duì)異構(gòu)眾核處理器的性能加速比和功耗效率進(jìn)行建模和研究。本文設(shè)計(jì)了一款面向多通道低碼率聲碼器應(yīng)用的異構(gòu)眾核ASIP，在NoC（Network on Chip，片上網(wǎng)絡(luò)）中集成了大小異構(gòu)處理核和共享內(nèi)存核。針對(duì)應(yīng)用性能瓶頸，本文為處理核設(shè)計(jì)了一種專用ISE（Instruction Set Ex

5、tension，指令集擴(kuò)展），可在單條指令內(nèi)完成定點(diǎn)數(shù)計(jì)算與后處理，并且采用了一種“流水級(jí)跳躍”技術(shù)提升擴(kuò)展指令執(zhí)行效率。另外，本文還提出一種嵌套循環(huán)加速技術(shù)，采用循環(huán)體自動(dòng)計(jì)數(shù)和跳轉(zhuǎn)有效減少了處理核執(zhí)行循環(huán)運(yùn)算的時(shí)間。然后，本文對(duì)面向NoC眾核處理器的核間通信問(wèn)題進(jìn)行研究。最后，本文基于SMIC40nm工藝完成了異構(gòu)眾核ASIP的芯片實(shí)現(xiàn)，并對(duì)應(yīng)用進(jìn)行移植和優(yōu)化，在較低工作頻率下實(shí)現(xiàn)了低碼率聲碼器應(yīng)用在異構(gòu)眾核ASIP上的實(shí)時(shí)處理。<

6、br>　　本文對(duì)NoC眾核處理器的多核同步控制和核間數(shù)據(jù)傳輸這兩個(gè)核間通信關(guān)鍵問(wèn)題進(jìn)行了研究，并取得了如下技術(shù)創(chuàng)新。在多核同步控制方面，針對(duì)采用集中式鎖同步方案帶來(lái)的核間通信阻塞問(wèn)題，本文提出了一種分布式排隊(duì)鎖同步技術(shù)。通過(guò)對(duì)取鎖隊(duì)列中不同處理核的同步控制單元進(jìn)行分布式輪詢?cè)L問(wèn)，實(shí)現(xiàn)了排隊(duì)鎖的獲取與釋放。同步控制單元內(nèi)采用FIFO存儲(chǔ)同步請(qǐng)求，通過(guò)本地輪詢減少了核間通信量。本文提出的鎖同步技術(shù)在處理核增加時(shí)依然具有較低的同步延遲。

7、>　　本文針對(duì)以往柵欄同步方案不支持多柵欄并發(fā)執(zhí)行以及擴(kuò)展性不高的問(wèn)題，提出了一種基于PS（Packet Switching，包交換）和CS（Circuit Switching，電路交換）混合交換NoC的柵欄同步技術(shù)。當(dāng)柵欄同步請(qǐng)求在PS子網(wǎng)絡(luò)中傳輸時(shí)，可同時(shí)在CS子網(wǎng)絡(luò)中建立專用通路減少傳輸延遲。通過(guò)在CS crossbar（交叉開(kāi)關(guān)）中動(dòng)態(tài)合并同步請(qǐng)求可有效減少核間通信量。該技術(shù)對(duì)比以往方案具有更低的同步延遲，并且支持并發(fā)柵欄的高效

8、執(zhí)行。
　　在核間數(shù)據(jù)傳輸方面，針對(duì)CS NoC專用通路建立時(shí)間過(guò)長(zhǎng)導(dǎo)致通信效率下降的問(wèn)題，本文提出了一種基于PS-CS混合交換NoC的低延遲核間DMA（Direct Memory Access，直接內(nèi)存訪問(wèn)）傳輸技術(shù)。當(dāng)在PS子網(wǎng)絡(luò)中傳輸數(shù)據(jù)時(shí)，通過(guò)配置crossbar的雙向傳輸端口可在CS子網(wǎng)絡(luò)中建立部分專用通路。根據(jù)后續(xù)傳輸請(qǐng)求可動(dòng)態(tài)延長(zhǎng)通路，從而進(jìn)一步減少數(shù)據(jù)傳輸延遲。當(dāng)多個(gè)DMA傳輸并發(fā)執(zhí)行時(shí)，采用該技術(shù)可顯著提升核間數(shù)