

版權(quán)說明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)
文檔簡介
1、信號(hào)處理平臺(tái)廣泛應(yīng)用于雷達(dá)、通信等領(lǐng)域。本文介紹了一種基于FPGA+DSP+PowerPC架構(gòu)的信號(hào)處理平臺(tái),設(shè)計(jì)并實(shí)現(xiàn)了該平臺(tái),證實(shí)了該設(shè)計(jì)的可行性。
本文基于核心器件的發(fā)展現(xiàn)狀、功能特點(diǎn)以及信號(hào)處理平臺(tái)的需求,給出了一種接口豐富、功能強(qiáng)大、通用性好的信號(hào)處理平臺(tái)的設(shè)計(jì)方案。完成了包含RapidIO接口電路、DSP數(shù)據(jù)處理電路、PowerPC終端顯示電路,以及系統(tǒng)電源、時(shí)鐘、復(fù)位電路的軟、硬件設(shè)計(jì)。RapidIO接口電路由
2、Xilinx的V5系列的XC5VLX110T及相應(yīng)的輔助電路組成,電路靈活、高效,傳輸速率可達(dá)3.125Gbps。數(shù)據(jù)處理電路由TI的C6000系列DSP即TMS320C6416T及FLASH、SDRAM等電路組成,TMS320C6416T的主頻高達(dá)1GHZ,可以完成大量數(shù)據(jù)的運(yùn)算。PowerPC終端顯示電路由Freescale公司的MPC8548以及DDR2、千兆以太網(wǎng)接口電路組成,配合VxWorks操作系統(tǒng)與上位機(jī)通信完成命令下發(fā)和
溫馨提示
- 1. 本站所有資源如無特殊說明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
- 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
- 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁內(nèi)容里面會(huì)有圖紙預(yù)覽,若沒有圖紙預(yù)覽就沒有圖紙。
- 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
- 5. 眾賞文庫僅提供信息存儲(chǔ)空間,僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理,對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
- 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請(qǐng)與我們聯(lián)系,我們立即糾正。
- 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。
最新文檔
- 基于FPGA+DSP的基帶數(shù)字信號(hào)處理平臺(tái)的研究與實(shí)現(xiàn).pdf
- 基于DSP和FPGA的雷達(dá)信號(hào)處理實(shí)驗(yàn)樣機(jī)的設(shè)計(jì)與實(shí)現(xiàn).pdf
- 基于PCI總線FPGA+DSP通用信號(hào)處理平臺(tái)的設(shè)計(jì)與實(shí)觀.pdf
- 基于DSP和FPGA為核心的通信信號(hào)處理硬件平臺(tái)設(shè)計(jì).pdf
- 基于多核DSP與FPGA的雷達(dá)信號(hào)處理板設(shè)計(jì).pdf
- 基于DSP和FPGA的圖像處理平臺(tái)的研究和實(shí)現(xiàn).pdf
- 基于FPGA的雷達(dá)信號(hào)處理設(shè)計(jì)與實(shí)現(xiàn).pdf
- 基于FPGA+DSP的某監(jiān)控雷達(dá)信號(hào)處理器設(shè)計(jì)與實(shí)現(xiàn).pdf
- 基于FPGA+DSP的圖像處理硬件平臺(tái)設(shè)計(jì).pdf
- 基于FPGA+DSP的MSSR應(yīng)答信號(hào)處理器實(shí)現(xiàn).pdf
- 基于FPGA的音頻信號(hào)處理的設(shè)計(jì)與實(shí)現(xiàn).pdf
- 基于DSP的MEMS陀螺信號(hào)處理平臺(tái)設(shè)計(jì).pdf
- 基于FPGA和DSP的船舶導(dǎo)航雷達(dá)數(shù)字信號(hào)處理機(jī)的設(shè)計(jì)與實(shí)現(xiàn).pdf
- 基于DSP和FPGA的高性能信號(hào)處理系統(tǒng)的研究與實(shí)現(xiàn).pdf
- 一種基于DSP和FPGA實(shí)時(shí)圖像處理平臺(tái)的硬件設(shè)計(jì)與實(shí)現(xiàn).pdf
- 基于FPGA和DSP的SAR成像信號(hào)處理板設(shè)計(jì).pdf
- 基于DSP+FPGA的雷達(dá)信號(hào)處理板系統(tǒng)設(shè)計(jì).pdf
- 基于DSP的信號(hào)采集與處理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).pdf
- 基于FPGA和DSP的雷達(dá)信號(hào)處理機(jī)的設(shè)計(jì).pdf
- 基于DSP和FPGA的視頻實(shí)時(shí)專用處理平臺(tái)設(shè)計(jì)與研究.pdf
評(píng)論
0/150
提交評(píng)論