基于IP包處理的多線程流水線處理器ASIC設(shè)計(jì)與實(shí)現(xiàn).pdf

1、網(wǎng)絡(luò)用戶和數(shù)據(jù)流量的指數(shù)級(jí)增長(zhǎng)，要求網(wǎng)絡(luò)處理的帶寬更寬、速度更快。網(wǎng)絡(luò)處理器作為一種基于可編程的ASIC處理器，它可為系統(tǒng)提供類似ASIC的高性能處理速度，而且可以提供類似通用處理器的靈活性。因此滿足很多應(yīng)用的性能要求。
　　 作為網(wǎng)絡(luò)處理器中的核心設(shè)計(jì)單元，多線程流水線處理器的任務(wù)就是完成對(duì)所有經(jīng)過(guò)網(wǎng)絡(luò)處理器的數(shù)據(jù)包校驗(yàn)和驗(yàn)證，包頭處理和分類，表查找和轉(zhuǎn)發(fā)，包在存儲(chǔ)單元的存儲(chǔ)，包頭修改，包往正確端口的轉(zhuǎn)發(fā)等。因此，多線程流水線

2、處理器設(shè)計(jì)的好壞很大程度上決定了網(wǎng)絡(luò)處理器的性能，多線程流水線處理器的頻率高低直接影響整個(gè)設(shè)計(jì)平臺(tái)的工作頻率，吞吐量以及整體性能。
　　 本文主要完成多線程流水線處理器的設(shè)計(jì)優(yōu)化以及實(shí)現(xiàn)工作：首先對(duì)多線程流水線處理器的指令集以及五級(jí)流水線設(shè)計(jì)和結(jié)構(gòu)進(jìn)行了詳細(xì)分析。多線程流水線處理器主要針對(duì)網(wǎng)絡(luò)數(shù)據(jù)包的處理，相較于一般指令集，多線程流水線處理器指令集對(duì)其中一些指令進(jìn)行了增減；針對(duì)多線程流水線處理器在設(shè)計(jì)時(shí)的流水線沖突問(wèn)題，對(duì)于數(shù)據(jù)

3、沖突和控制沖突分別進(jìn)行了分析并給出了解決方案。其次，在完成基于SMIC0.13μm工藝的ASIC實(shí)現(xiàn)過(guò)程中，首先分析了從FPGA到ASIC設(shè)計(jì)的轉(zhuǎn)換過(guò)程中遇到的問(wèn)題及解決方案。其次，從綜合約束、綜合器優(yōu)化，設(shè)計(jì)優(yōu)化等方面論述了XDNP多線程流水線處理器及仲裁的綜合和優(yōu)化過(guò)程，重點(diǎn)說(shuō)明了綜合的時(shí)序違例和優(yōu)化采取的方法。經(jīng)過(guò)優(yōu)化后的多線程流水線處理器最高工作頻率達(dá)到300MHz，超過(guò)系統(tǒng)設(shè)計(jì)目標(biāo)頻率要求，并且完成了對(duì)多線程流水線處理器的綜合