基于SPARC的嵌入式系統(tǒng)仿真平臺(tái)研究.pdf

1、目前嵌入式系統(tǒng)已在控制、通信、航空等許多領(lǐng)域得到了普遍應(yīng)用，嵌入式系統(tǒng)軟硬件密切耦合、軟件規(guī)模、復(fù)雜度的急劇上升，嵌入式系統(tǒng)軟件測(cè)試變得更加困難。幾十年來，嵌入式系統(tǒng)仿真器是嵌入式軟件測(cè)試的高效方法，大大提高了開發(fā)效率，降低了測(cè)試強(qiáng)度，避免了很大的設(shè)計(jì)風(fēng)險(xiǎn)。SPARC微處理器的高度可擴(kuò)展特性，廣泛應(yīng)用于航空航天領(lǐng)域，本文以SPARC架構(gòu)處理器研究目標(biāo)，開發(fā)基于SPARC的嵌入式系統(tǒng)仿真平臺(tái)。
　　本文深入研究SPARC的體系結(jié)構(gòu)，

2、實(shí)現(xiàn)了一款周期精確的指令集模擬器:基于SPARC的嵌入式系統(tǒng)仿真平臺(tái)VirtualSPARC。VirtualSPARC在處理器模擬方面，除了包含算術(shù)邏輯單元、高速緩存、中斷系統(tǒng)等幾大模塊外，還集成了I2C、UART、鍵盤、LED等外設(shè)仿真單元，支持單步調(diào)試、斷點(diǎn)調(diào)試功能等等。在系統(tǒng)可靠性測(cè)試方面，除了采用傳統(tǒng)的隨機(jī)測(cè)試、基準(zhǔn)測(cè)試集測(cè)試外，研究了基于FPGA的軟硬件協(xié)同驗(yàn)證方法與基于馬爾科夫使用模型的測(cè)試用例生成方法。通過集成測(cè)試用例生成

3、模塊，模擬外界環(huán)境，生成測(cè)試用例注入仿真系統(tǒng)各端口，發(fā)現(xiàn)并快速定位軟件運(yùn)行時(shí)的安全故障，降低了軟件開發(fā)成本，提高了測(cè)試效率。在系統(tǒng)評(píng)估方面，研究了基于排隊(duì)論模型的性能評(píng)估方法，通過對(duì)嵌入式軟件系統(tǒng)建模，抽象出二級(jí)串聯(lián)的排隊(duì)論模型，利用排隊(duì)理論對(duì)模型分析，可以獲得中斷丟失率、中斷響應(yīng)時(shí)間、系統(tǒng)吞吐量等性能指標(biāo)與處理器處理能力之間的關(guān)系，用以指導(dǎo)嵌入式系統(tǒng)的軟硬件設(shè)計(jì)。
　　通過測(cè)試驗(yàn)證，證實(shí)本文開發(fā)的基于SPARC的嵌入式系統(tǒng)仿真平