Cache-SPM共存架的動態(tài)存儲布局優(yōu)化技術(shù)研究.pdf

1、作為SoC性能、能耗和成本的主要瓶頸，存儲子系統(tǒng)設(shè)計一直是SoC研究的熱點。業(yè)界通常采用高速片上存儲器彌補片外存儲器和處理器內(nèi)核的速度差，并降低系統(tǒng)能耗。在片上存儲器中，Cache具有硬件自動管理，性能優(yōu)化顯著等優(yōu)點，但其高能耗、占用芯片面積大，程序執(zhí)行時間不可預(yù)知等缺點限制了其在嵌入式系統(tǒng)中的應(yīng)用。而片上存儲器的另一種形式，SPM在能耗、面積上有較大優(yōu)勢，但需軟件顯式管理。由于Cache和SPM各具優(yōu)勢且存在互補性，兩者共存架構(gòu)是So

2、C片上存儲子系統(tǒng)發(fā)展的趨勢。
　　 本文將降低數(shù)據(jù)Cache缺失作為研究重點。采用虛存管理的思想，通過優(yōu)化算法將容易頻繁引起沖突的數(shù)據(jù)段動態(tài)重映射到SPM，從而降低Cache的沖突，進而減少訪外存的次數(shù)，最終降低了系統(tǒng)能耗。本文的主要工作包括：第一，為了系統(tǒng)評估本研究所提出的機制與策略，建立了基于SystemC的時鐘周期精確的系統(tǒng)性能及能耗高層模型。第二，為了提升SPM的利用率，本文在傳統(tǒng)MMU頁大小的基礎(chǔ)上，通過修改TLB擴展

3、支持256Byte、512Byte大小的微頁，以控制動態(tài)存儲管理的最小可控粒度。第三，通過時隙Cache沖突圖的引入，并對其進行數(shù)學建模以描述各節(jié)點間的權(quán)重分布，在建立系統(tǒng)能耗模型的基礎(chǔ)上，采用整數(shù)非線性規(guī)劃求得整體能耗收益最優(yōu)時每個節(jié)點的狀態(tài)。第四，通過動態(tài)修改MMU貞表并利用專用DMA以貞為單位完成對SPM內(nèi)容的動態(tài)換入換出，從而將某時隙內(nèi)頻繁引起數(shù)據(jù)Cache缺失的頁重定位到SPM，而在其他時隙中將其換出，最終從整體上增大SPM的

4、利用率，進一步優(yōu)化了系統(tǒng)的能耗與性能。
　　 本文的主要創(chuàng)新點包括：
　　 (1)提出了基于時隙的Cache沖突圖。通過引入Cache沖突的時間維，更加精確描述了程序運行時的訪存動態(tài)特性，增大了能耗最優(yōu)解的搜尋空間。
　　 (2)利用虛存管理思想，通過動態(tài)修改頁表項并使用專用DMA，將容易引起數(shù)據(jù)Cache沖突的頁重定位于SPM，并利用MMU實現(xiàn)CPU對連續(xù)虛擬地址的原程序映像的無縫訪問，完成對程序非侵入式的優(yōu)化

5、。
　　 (3)引入MMU虛存管理的機制并通過時隙控制，對全部程序數(shù)據(jù)段優(yōu)化，包括全局數(shù)據(jù)、棧數(shù)據(jù)、堆數(shù)據(jù)和指令段中的常量池數(shù)據(jù)。解決了很多基于靜態(tài)SPM研究所難以解決的堆數(shù)據(jù)、棧數(shù)據(jù)的優(yōu)化問題。
　　 由最終15個基準測試程序的實驗分析可以看出，本研究提出的動態(tài)存儲布局優(yōu)化技術(shù)，在4K數(shù)據(jù)Cache加4K SPM的配置下，與8K直接關(guān)聯(lián)的Cache相比，最大降低49.86％的系統(tǒng)能耗、提升17.38%的系統(tǒng)性能，平均降