3D堆疊DRAM Cache的建模以及功耗優(yōu)化關(guān)鍵技術(shù)研究.pdf

1、隨著目前計(jì)算機(jī)處理器核上核心數(shù)量的增多，片上存儲(chǔ)系統(tǒng)的發(fā)展成為了一個(gè)矚目的難題。由于目前“功耗墻”與“存儲(chǔ)墻”的問(wèn)題日益嚴(yán)重，使得片上存儲(chǔ)的容量與能耗的優(yōu)化十分重要。目前已經(jīng)有很多的研究工作關(guān)注片上存儲(chǔ)系統(tǒng)容量的增大，但性能優(yōu)化的同時(shí)遭遇了功耗過(guò)高的尷尬。本課題針對(duì)標(biāo)準(zhǔn)測(cè)試集 SPEC CPU2000/2006，分析并總結(jié)了各程序的特征，在此基礎(chǔ)上對(duì)不同的程序進(jìn)行動(dòng)態(tài)的功耗優(yōu)化。通過(guò)分析各程序一定時(shí)間間隔的訪存行為，推斷出未來(lái)可能的訪存

2、位置，并提前進(jìn)行電路的關(guān)斷與數(shù)據(jù)的轉(zhuǎn)移。本課題的主要工作包括：
　　1.基于三維堆疊的相關(guān)工作，利用全系統(tǒng)模擬器與主存模擬器開發(fā)了一個(gè)基于訪存Trace的模擬三維DRAM Cache行為的模擬器。區(qū)別于已有工作，在這個(gè)全系統(tǒng)平臺(tái)上，只需使用測(cè)試集的trace就可得到各存儲(chǔ)層次的性能參數(shù)。通過(guò)分析三維情況下讀寫過(guò)程的延時(shí)及數(shù)據(jù)吞吐量，課題得到了在大容量最后一級(jí)Cache的情況下的良好性能。實(shí)驗(yàn)表明，在擁有三維堆疊的大容量最后一級(jí)DR

3、AM Cache時(shí)，在LLC上的讀延時(shí)比基線系統(tǒng)快1.82倍，寫延時(shí)可以快6.38倍，吞吐率增加到1.45倍。
　　2.系統(tǒng)分析了SPEC CPU2006中多個(gè)程序的訪存模式，挖掘出了訪存模式的模型。在運(yùn)行開始后的一定時(shí)鐘周期內(nèi)，即可判定未來(lái)的數(shù)據(jù)訪問(wèn)傾向于訪問(wèn)哪些數(shù)據(jù)塊?；谶@種簡(jiǎn)單的預(yù)測(cè)，可對(duì)電路進(jìn)行關(guān)斷并對(duì)數(shù)據(jù)進(jìn)行轉(zhuǎn)移，從而得到功耗的降低。
　　3.提出了一種對(duì)3D DRAM Cache進(jìn)行功耗管理的方法。最后一級(jí)Ca

4、che的功耗管理分為五個(gè)階段，分別為訪問(wèn)模式分析、K-means分簇、數(shù)據(jù)轉(zhuǎn)移、重映射以及陣列的關(guān)斷。在每十萬(wàn)個(gè)周期到來(lái)的時(shí)候，會(huì)重新檢測(cè)程序的訪存分布，決定陣列的開關(guān)。
　　基于輕量級(jí)的統(tǒng)計(jì)分析、全系統(tǒng)模擬平臺(tái)建設(shè)及測(cè)試集的分析，本課題面向3D DRAM的三維堆疊的功耗管理實(shí)現(xiàn)了靜態(tài)功耗的降低。由此，可以得到一個(gè)大容量的最后一級(jí) Cache，在性能的優(yōu)化的同時(shí)，靜態(tài)功耗平均可減少28.57％，456.hmmer、465.tont