基于SPARCV8的Cache子系統(tǒng)優(yōu)化設(shè)計(jì)技術(shù)研究.pdf

1、隨著計(jì)算機(jī)技術(shù)的不斷發(fā)展,微處理器的進(jìn)步,使得人們對(duì)處理器的要求從高性能計(jì)算擴(kuò)展到了生產(chǎn)生活的方方面面。并且針對(duì)特定應(yīng)用的嵌入式處理器的需求越來(lái)越大。
　　微電子技術(shù)的不斷進(jìn)步,使得構(gòu)成處理器的晶體管的特征尺寸越來(lái)越小,晶體管的速度越來(lái)越高,進(jìn)而處理器的運(yùn)行頻率越來(lái)越高。由于存儲(chǔ)器的頻率提升很慢,使得存儲(chǔ)器逐漸的成為了限制計(jì)算機(jī)系統(tǒng)性能提升的瓶頸。為了提升計(jì)算機(jī)系統(tǒng)的性能,研究人員提出了存儲(chǔ)系統(tǒng)的結(jié)構(gòu),Cache便是存儲(chǔ)系統(tǒng)中,極

2、其重要的組成部分。
　　本文基于SPARC V8體系結(jié)構(gòu)的嵌入式處理器,針對(duì)特定的嵌入式應(yīng)用環(huán)境,實(shí)現(xiàn)了Cache子系統(tǒng),包括指令Cache、數(shù)據(jù)Cache、以及二者與處理器及外部存儲(chǔ)器之間的接口。
　　通過(guò)選取特定的工作集作為激勵(lì),分別評(píng)估并分析了指令Cache、數(shù)據(jù)Cache在不同容量、不同相聯(lián)度、以及不同行大小情況下的命中率,從而優(yōu)化確定了Cache的容量、相聯(lián)度和行大小。
　　為了減小Cache不命中而填充時(shí)的

3、開(kāi)銷(xiāo),研究并分析了指令Cache運(yùn)行時(shí)的行為,設(shè)計(jì)了在指令Cache填充過(guò)程中出現(xiàn)了分支指令時(shí)結(jié)束指令Cache的填充機(jī)制,這樣可以減少不必要的指令Cache填充,使處理器的性能提高了4％。
　　針對(duì)數(shù)據(jù)Cache寫(xiě)直達(dá)策略在執(zhí)行寫(xiě)操作時(shí)效率較低(低下)的缺點(diǎn),設(shè)計(jì)了4深度的寫(xiě)緩沖器,從而可以每周期執(zhí)行一次寫(xiě)操作,提高了處理器執(zhí)行寫(xiě)操作時(shí)的效率。并設(shè)計(jì)了AHB進(jìn)行偵聽(tīng)機(jī)制,保證了數(shù)據(jù) Cache與主存的一致性。
　　本文的最