40nm工藝下一種應(yīng)用于SerDes的發(fā)送器設(shè)計(jì).pdf

1、數(shù)字系統(tǒng)的兩個(gè)主要工作是信號(hào)處理與信號(hào)傳輸，而芯片片內(nèi)信號(hào)處理帶寬的提升速度高于信號(hào)片外傳輸帶寬的提升速度，使后者往往成為設(shè)計(jì)高性能數(shù)字系統(tǒng)的一個(gè)瓶頸。隨著芯片接口傳輸帶寬需求的增長(zhǎng)，傳統(tǒng)的并行總線需要的芯片引腳數(shù)目大幅增加，而且在傳輸速率大于1Gbps時(shí)存在難以解決的信號(hào)衰減問題。于是，基于串行器—解串器，即 SerDes（Serializer，De-serializer）技術(shù)的高速串行總線成為芯片的主流接口外設(shè)，并廣泛用于大到數(shù)據(jù)中

2、心的通訊、小到路由系統(tǒng)、PCB板級(jí)、芯片間接口等。由于SerDes技術(shù)涉及半定制、全定制以及模擬電路等多種設(shè)計(jì)方法，是一個(gè)數(shù)?；旌舷到y(tǒng)；此外其處理的信號(hào)速率通常高達(dá)幾十Gbps，是主流微處理器主頻的數(shù)十倍，衍生出一系列信號(hào)完整性問題，如信道均衡，碼間干擾等，使設(shè)計(jì)越趨復(fù)雜，目前國(guó)內(nèi)研究仍處于初級(jí)階段。
　　本文基于自主研發(fā)SerDes的設(shè)計(jì)需求，采用某廠家40nm CMOS工藝，設(shè)計(jì)了其中的可編程預(yù)加重發(fā)送器電路，實(shí)現(xiàn)了將協(xié)議層發(fā)

3、送到物理層的10/20位并行數(shù)據(jù)與本地時(shí)鐘同步，數(shù)據(jù)通過半速率采樣串行化為1位，經(jīng)過預(yù)加重驅(qū)動(dòng)到信道，以補(bǔ)償信號(hào)傳輸所引起的高頻損失，實(shí)現(xiàn)了6位數(shù)字調(diào)節(jié)預(yù)加重效果可編程，5位數(shù)字調(diào)節(jié)差分輸出擺幅可編程，可應(yīng)用于多種高速串行協(xié)議。本文的主要工作與貢獻(xiàn)體現(xiàn)在：
　　1、研究并闡述了關(guān)于SerDes設(shè)計(jì)所側(cè)重的基礎(chǔ)和方法，涵蓋傳輸線建模與高速信號(hào)衰減與補(bǔ)償原理，應(yīng)用于高速數(shù)據(jù)傳輸?shù)娜ㄖ茢?shù)字電路以及在超深亞微米工藝節(jié)點(diǎn)下模擬電路設(shè)計(jì)所采

4、用的方法；同時(shí)建立數(shù)?；旌显O(shè)計(jì)平臺(tái)。
　　2、分析了SerDes中發(fā)送器的功能和性能要求，給出了發(fā)送器總體結(jié)構(gòu)設(shè)計(jì)和劃分，設(shè)計(jì)了發(fā)送器作為一個(gè)完整系統(tǒng)的所有混合電路，包含半定制模塊如與上層協(xié)議層同步模塊，共模調(diào)節(jié)狀態(tài)機(jī)等；全定制模塊如串行器；模擬模塊如可編程預(yù)加重驅(qū)動(dòng)器等，詳細(xì)闡述其工作原理及設(shè)計(jì)流程。
　　3、驅(qū)動(dòng)器的輸出可編程設(shè)計(jì)中采用數(shù)字調(diào)節(jié)的方法，用數(shù)?；旌辖Y(jié)構(gòu)提高單純模擬電路設(shè)計(jì)可編程的靈活性，以適應(yīng)不同溫度、電源