基于40nm工藝的低功耗GPU模塊后端物理設計.pdf

1、隨著半導體產(chǎn)業(yè)進入納米工藝時代，單塊芯片集成度可達億萬門級，同時芯片的時鐘主頻不斷提高進入GHz時代，芯片供電電壓不斷降低，特征尺寸不斷減小，這些進步帶來的好處非常明顯：芯片面積不斷減小、性能不斷提高、功耗不斷降低；然而，隨著進步而來的微觀物理效應也愈加明顯與嚴重，給后端物理設計帶來了許多挑戰(zhàn)。
　　本文基于TSMC40nm工藝的低功耗機頂盒SOC后端物理設計項目，利用EDA工具完成了機頂盒SOC其中一個時鐘主頻500MHz、20

2、0萬門級的GPU子模塊從FloorPlan到Signoff，最后完成物理驗證的全流程后端物理設計工作。在完成設計的過程中，探尋出了一些實際的方法與方案來應對或解決40nm先進工藝下的低功耗問題、時鐘樹綜合、串擾問題、dummy影響等問題。
　　項目過程中發(fā)現(xiàn)使用常規(guī)的Calibre工具加dummy，加入的dummy不僅會對建立時間時序有較大的負面影響，且?guī)ummy后完成一次時序分析需要的時間大幅延長。在經(jīng)過大量實驗與數(shù)據(jù)分析后，