基于40nm工藝的一種改進(jìn)型I-O標(biāo)準(zhǔn)單元庫(kù)及ESD設(shè)計(jì).pdf

1、本文主要是從I/O接口電路、ESD芯片架構(gòu)兩個(gè)方面具體深入研究了一種40nm工藝下標(biāo)準(zhǔn)CMOS I/O單元庫(kù)的設(shè)計(jì)。本文項(xiàng)目來(lái)源于中芯國(guó)際(SMIC)的一項(xiàng)客戶(hù)產(chǎn)品。本人所參與的內(nèi)容是這套40nm工藝I/O標(biāo)準(zhǔn)單元庫(kù)的改進(jìn)版的更新，包括整套I/O標(biāo)準(zhǔn)單元庫(kù)的設(shè)計(jì)優(yōu)化，前仿，版圖后仿以及設(shè)置Testchip項(xiàng)目。在I/O方面，討論了I/O標(biāo)準(zhǔn)單元庫(kù)的構(gòu)成，I/O電路基本架構(gòu),I/O工作原理以及電路各個(gè)模塊結(jié)構(gòu)。本人獨(dú)立參與完成的內(nèi)容有，I

2、/O transmitter模式下，優(yōu)化改進(jìn)了slewr/slewf, delayr/delayf, duty cycle等的參數(shù)。在5MHz，TT corner的條件下，將slewr/slewf參數(shù)由原先的92％左右優(yōu)化至95％~100％，delayr/delayf由原先的105％以上優(yōu)化至95％~100％，duty cycle由原先的53％優(yōu)化至50％左右。由于電路結(jié)構(gòu)的變動(dòng)，重新更新了在不同VDD,VDD25電壓和不同工藝角（TT

3、, FF, SS corner）下，IOH、IOL、VT、VT+、VT-的參數(shù)值，這些參數(shù)的具體數(shù)值與老版I/O單元庫(kù)的數(shù)值區(qū)別較小，只發(fā)生了些微變動(dòng)。其中，VDD，VDD25的電壓組合有9種，(0.99v，1.62v),(1.1v,1.8v),(1.21v,1.98v),(0.99v,2.25v),(1.1v,2.5v),(1.21v,2.75v),(0.99v,2.97v),(1.1v,3.3v),(1.21v,3.63v)。前仿中

4、增加SA、SB參數(shù)，提前評(píng)估版圖各類(lèi)寄生參數(shù)帶來(lái)的影響，增加了仿真的準(zhǔn)確性。在ESD方面，Power cell和I/O結(jié)構(gòu)都涉到ESD相關(guān)內(nèi)容。討論了ESD的基本原理，ESD模型，ESD的幾種測(cè)試結(jié)構(gòu)以及TLP曲線和ESD防護(hù)網(wǎng)絡(luò)。本人參與了Power Clamp結(jié)構(gòu)的優(yōu)化改進(jìn)，具體來(lái)講，第一，是將帶pMOS反饋的具有三個(gè)反相器的Power Clamp結(jié)構(gòu)修改為傳統(tǒng)無(wú)反饋一個(gè)反向器的Power Clamp結(jié)構(gòu)，既解決了老版庫(kù)中Power

5、 Clamp因反饋時(shí)間錯(cuò)誤造成了HBM模型不能完全放電的問(wèn)題，又縮短了傳播延遲時(shí)間，另外簡(jiǎn)單的結(jié)構(gòu)使得Power Clamp正常工作時(shí)漏電更小。第二，增大ESD nMOS大管子的尺寸，這種改進(jìn)方法既加大了ESD放電時(shí)期的泄放電流，同時(shí)又相當(dāng)于縮短了ESD放電時(shí)間。新版40nmI/O標(biāo)準(zhǔn)單元庫(kù)的仿真結(jié)果表明，首先，內(nèi)部芯片到I/O信號(hào)的脈沖波形得到了優(yōu)化。其次，Power Clamp新結(jié)構(gòu)優(yōu)化了ESD的泄放功能，有效的使得2KVHBM及時(shí)