一種應(yīng)用于TDC的延遲鎖相環(huán)電路設(shè)計(jì).pdf

1、隨著數(shù)字信號(hào)處理和傳輸速度越來(lái)越快，模擬與數(shù)字信號(hào)的轉(zhuǎn)換速度也越來(lái)越快，時(shí)鐘電路作為集成電路和電子產(chǎn)品終端不可或缺的關(guān)鍵組成部分，其良好的設(shè)計(jì)越來(lái)越關(guān)鍵。尤其對(duì)于TDC、ADC這類計(jì)量和轉(zhuǎn)換電路，時(shí)鐘的要求尤為苛刻，時(shí)鐘質(zhì)量的好壞關(guān)系精度、轉(zhuǎn)換效率等各個(gè)方面。隨工藝、溫度等條件的變化，會(huì)對(duì)傳統(tǒng)的壓控振蕩器產(chǎn)生時(shí)鐘的方式帶來(lái)較大的影響，鎖相環(huán)或延遲鎖相環(huán)技術(shù)因其獨(dú)特優(yōu)勢(shì)，在時(shí)鐘領(lǐng)域得到了較廣泛的實(shí)際應(yīng)用。
　　針對(duì)TDC實(shí)現(xiàn)時(shí)間數(shù)字

2、轉(zhuǎn)換功能對(duì)高質(zhì)量時(shí)鐘的要求，本文在廣泛調(diào)研的基礎(chǔ)上，提出了一種新型的延遲鎖相環(huán)系統(tǒng)架構(gòu)。寬動(dòng)態(tài)時(shí)鐘范圍、低靜態(tài)相位誤差和低抖動(dòng)的實(shí)現(xiàn)是本文DLL的設(shè)計(jì)重點(diǎn)，并在系統(tǒng)、模塊電路、版圖繪制等各個(gè)方面采取了一定的改進(jìn)措施以保證DLL性能的實(shí)現(xiàn)。系統(tǒng)架構(gòu)方面，采用雙延遲線和防錯(cuò)鎖控制電路模塊以擴(kuò)展DLL可鎖定的頻率范圍。電荷泵(CP)采用空閑分流、寬擺幅cascode結(jié)構(gòu)、同類型開(kāi)關(guān)管以及開(kāi)關(guān)支路遠(yuǎn)離輸出等措施以實(shí)現(xiàn)較好的充放電電流匹配性和抑制

3、CP電荷共享等其他非理想效應(yīng)，降低DLL鎖定后的靜態(tài)相位誤和時(shí)鐘抖動(dòng);鑒相器增加輸出緩沖電路，匹配延遲信息，減小CP輸出電流誤脈沖的產(chǎn)生。版圖繪制時(shí)，良好的版圖布局設(shè)計(jì)、傳輸路徑的匹配性設(shè)計(jì)、數(shù)模電路和較敏感電路的隔離設(shè)計(jì)以及高頻傳輸信號(hào)線的屏蔽設(shè)計(jì)等措施降低寄生和模塊串?dāng)_。
　　本文在TSMC0.35μm CMOS工藝條件下，采用Cadence中的Spectre、Virtuo等軟件完成了系統(tǒng)結(jié)構(gòu)和版圖設(shè)計(jì)，以及電路的前后仿真驗(yàn)證

4、，并進(jìn)行了MPW流片驗(yàn)證。時(shí)鐘范圍、靜態(tài)相位誤差和抖動(dòng)三個(gè)關(guān)鍵的性能指標(biāo)的仿真結(jié)果都能夠滿足TDC應(yīng)用和設(shè)計(jì)要求。測(cè)試結(jié)果表明，S0信號(hào)在不同狀態(tài)可分別鎖定在40MHz-80MHz和100MHz-190MHz頻率范圍內(nèi);靜態(tài)相位誤差178ps@125MHz，在不同頻率點(diǎn)，占時(shí)鐘周期比例均小于5％;與輸入時(shí)鐘源相比，粗略估算DLL抖動(dòng)情況:pk-pk jitter最大為40ps左右，RMS jitter最大為6.7ps左右。本文設(shè)計(jì)的DL