SoC存儲子系統(tǒng)系統(tǒng)級性能優(yōu)化技術(shù)研究.pdf

1、嵌入式系統(tǒng)經(jīng)過十幾年的迅速發(fā)展，從簡單的電子表、電子計算器到現(xiàn)在高數(shù)據(jù)吞吐量和密集計算的個人數(shù)字助理、移動式多媒體終端，它所包含的產(chǎn)品出現(xiàn)了顯著變化。然而，隨著處理器速度與存儲器訪問延遲的差距不斷增大，面向多媒體應(yīng)用的SoC芯片中存儲子系統(tǒng)的訪問延遲已經(jīng)成為系統(tǒng)性能的主要瓶頸之一。因此，如何設(shè)計和優(yōu)化存儲子系統(tǒng)，便成了SoC芯片設(shè)計過程中必須要解決的一個問題。本文采用。MP3解碼作為目標(biāo)應(yīng)用，以Scratch-Pad存儲器、外部存儲器接

2、口和片外存儲器三者構(gòu)建的存儲子系統(tǒng)作為目標(biāo)架構(gòu)，提出了一套在芯片設(shè)計階段進(jìn)行存儲子系統(tǒng)設(shè)計和性能優(yōu)化的方法。 本文基于SystemC語言構(gòu)建了一套時鐘周期級精度的SoC存儲子系統(tǒng)性能仿真模型，作為目標(biāo)應(yīng)用的軟硬件仿真環(huán)境和系統(tǒng)級優(yōu)化技術(shù)的性能評估手段。與實際電路仿真結(jié)果相比，該模型仿真精度最大誤差僅為萬分之二，仿真速度超過實際電路仿真的800倍。針對片外存儲器的物理結(jié)構(gòu)，本文在外部存儲器接口的設(shè)計中提出了兩套緩存機制，組緩存機制

3、和Cache機制，用于降低片外存儲器的平均訪問延遲；并使用性能仿真模型進(jìn)行緩存組織結(jié)構(gòu)的設(shè)計空間探索，確定針對目標(biāo)應(yīng)用的各種最佳設(shè)計參數(shù)。基于以往Scratch-Pad存儲器內(nèi)存布局優(yōu)化技術(shù)的分析，本文提出了一套基于關(guān)系矩陣的優(yōu)化技術(shù)。它根據(jù)控制流圖將程序劃分成一系列結(jié)點，使用性能仿真模型的統(tǒng)計信息計算出各結(jié)點對性能的影響，建立關(guān)系矩陣描述結(jié)點之間的關(guān)系，然后根據(jù)改進(jìn)的分配算法選擇合適結(jié)點放入Scratch-Pad存儲器。該技術(shù)通過減少

4、程序執(zhí)行過程中片外存儲器的訪問次數(shù)來縮短程序執(zhí)行時間，并在Scratch-Pad存儲器容量大小和性能優(yōu)化能力之間建立了聯(lián)系。在芯片設(shè)計階段，它用于探索在滿足性能要求前提下針對目標(biāo)應(yīng)用的Scratch-Pad存儲器最佳容量。最后，本文分析了Scratch-Pad存儲器優(yōu)化技術(shù)和外部存儲器接口緩存設(shè)計兩者之間的性能影響，并總結(jié)出兩者組合的最佳設(shè)計參數(shù)。 本文通過上述研究，提出了一套SoC存儲子系統(tǒng)高層性能仿真模型，并基于Scratc

5、h-Pad存儲器優(yōu)化技術(shù)和外部存儲器接口緩存設(shè)計，探索出針對目標(biāo)應(yīng)用的存儲子系統(tǒng)最佳設(shè)計方案。實驗結(jié)果表明，當(dāng)系統(tǒng)時鐘為50MHz時，最佳設(shè)計方案由兩部分組成：外部存儲器接口緩存設(shè)計采用128行二路組關(guān)聯(lián)映射統(tǒng)一Cache(帶4級寫操作緩存)，Scratch-Pad存儲器容量為4096字節(jié)。兩者總?cè)萘繛?192字節(jié)。該方案有效降低了存儲子系統(tǒng)訪問延遲對系統(tǒng)性能的影響，目標(biāo)應(yīng)用運行速度顯著提高，可達(dá)原米四倍。最后，對整篇論文的研究內(nèi)容進(jìn)行