應用于多FPGA驗證的分割軟件的設計與實現(xiàn).pdf

1、集成電路設計過程中，在芯片生產(chǎn)之前為其進行FPGA原型驗證可以有效的降低芯片的生產(chǎn)風險。然而隨著半導體制造工藝的改進，尤其大規(guī)模片上系統(tǒng)和多核設計出現(xiàn)之后，ASIC芯片的規(guī)模一般都會大于同時代最先進的FPGA。為了解決這個問題，通常會把芯片的內(nèi)容分割到多個FPGA中組成多FPGA驗證平臺來進行驗證。
　　 論文針對特定的硬件平臺，設計并實現(xiàn)了一個能夠?qū)﹄娐愤M行模塊級分割的軟件。論文工作主要包括，設計文本分析器對輸入文件進行分析，

2、論文概括了Verilog文件和綜合報告文件的語法結構，設計了可以從輸入的字符流中提取出具有特殊意義記號的詞法分析器;基于提取出的記號，設計了可以根據(jù)輸入文件的語法結構生成抽象語法樹的語法分析器;對抽象語法樹自底向上進行分析，生成了電路的網(wǎng)表并且計算出了功能模塊間互連情況以及其在FPGA中的資源占用率;以資源占用率和FPGA間互連數(shù)目作為約束條件，使用F-M電路劃分算法對電路進行了自動分割;使用Gtk+設計用戶界面，支持手動分割。

3、　　 論文基于雙片Stratix(Ⅳ)820EFPGA驗證平臺，成功對SEP6200平臺的44個功能模塊進行了電路分析，計算出了模塊間的連接關系和每個模塊的資源占用情況，實現(xiàn)了基于F-M算法的自動分割程序，將每塊FPGA上的資源占用率控制在90％以內(nèi)，同時使得FPGA間互連數(shù)目最小。論文將自動分割的結果同項目中實際應用的分割方法進行了對比，并對對比結果進行了分析。另外論文還實現(xiàn)了一個圖形用戶界面程序，可以通過鼠標點擊對電路進行手動分割