模擬集成電路優(yōu)化方法研究.pdf

1、片上系統(tǒng)(System-on-Chip，SoC)通常包括數(shù)字電路和模擬電路兩部分。其中數(shù)字部分已經(jīng)能夠在成熟的EDA工具幫助下快速實(shí)現(xiàn);模擬部分卻由于缺乏快速可靠的綜合工具，只能依賴(lài)SPICE等仿真軟件人工設(shè)計(jì)完成。雖然通常只占用芯片面積的很少部分，但模擬電路部分實(shí)際上成為了SoC芯片設(shè)計(jì)的瓶頸。因此，模擬集成電路設(shè)計(jì)自動(dòng)化尤其是模擬集成電路優(yōu)化具有重大的研究意義。另一方面，隨著集成電路工藝尺寸的逐漸縮小，由亞波長(zhǎng)光刻、化學(xué)機(jī)械拋光、隨

2、機(jī)摻雜等工藝過(guò)程的不穩(wěn)定性造成的工藝偏差問(wèn)題變得越來(lái)越明顯;工藝偏差會(huì)導(dǎo)致流片后芯片的實(shí)際性能與設(shè)計(jì)的性能發(fā)生偏離，進(jìn)而影響芯片的良率。因此，工藝偏差下的模擬集成電路優(yōu)化問(wèn)題成為了學(xué)術(shù)界研究的熱點(diǎn)和難點(diǎn)。本文從以上兩方面出發(fā)，展開(kāi)了如下研究:
　　(1)為了兼顧模擬集成電路設(shè)計(jì)優(yōu)化的求解精度和計(jì)算效率，本文提出一種基于正項(xiàng)式模型修正技術(shù)的幾何規(guī)劃優(yōu)化方法（model-revised geometricprogramming，MRG

3、P）。MRGP首先將模擬集成電路的設(shè)計(jì)目標(biāo)和約束簡(jiǎn)化為正項(xiàng)式模型，然后在采用幾何規(guī)劃方法迭代優(yōu)化的過(guò)程中利用晶體管級(jí)SPICE仿真不斷修正這一正項(xiàng)式模型。實(shí)例表明，與傳統(tǒng)基于公式的優(yōu)化方法和基于仿真的優(yōu)化方法相比，該方法能夠在盡量保證計(jì)算效率的前提下使優(yōu)化精度滿(mǎn)足晶體管級(jí)SPICE仿真的要求。
　　(2)在考慮工藝偏差的情況下，本文進(jìn)一步提出了一種基于MRGP的模擬集成電路統(tǒng)計(jì)性?xún)?yōu)化方法（model-revised geometr

4、ic programming consideringprocess variations，MRGP-PV）。MRGP-PV通過(guò)響應(yīng)表面方法分析工藝偏差下模擬集成電路性能參數(shù)的統(tǒng)計(jì)分布，并使用電路性能參數(shù)的最壞情況取值（而不是典型值）迭代修正幾何規(guī)劃中的正項(xiàng)式模型，進(jìn)而使得電路的最壞情況性能滿(mǎn)足設(shè)計(jì)指標(biāo)，最終達(dá)到同時(shí)優(yōu)化電路性能與良率的目標(biāo)。數(shù)值實(shí)驗(yàn)結(jié)果表明，采用MRGP-PV方法優(yōu)化得到的電路性能參數(shù)在整個(gè)工藝偏差導(dǎo)致的波動(dòng)范圍內(nèi)均滿(mǎn)足