工作點驅(qū)動的模擬集成電路優(yōu)化設(shè)計方法研究.pdf

1、隨著集成電路的不斷發(fā)展，目前已經(jīng)到了系統(tǒng)芯片以及混合信號系統(tǒng)芯片的時代，而模擬集成電路的設(shè)計仍是制約電路設(shè)計效率的主要因素，提高其自動化設(shè)計水平的任務(wù)迫在眉睫。優(yōu)化設(shè)計是實現(xiàn)模擬電路設(shè)計自動化的必然措施，本文探討了采用工作點驅(qū)動的優(yōu)化設(shè)計方法。
　　傳統(tǒng)的優(yōu)化設(shè)計其設(shè)計變量都是電路中各器件的尺寸，而基于工作點驅(qū)動的方法是以電路直流工作點上一組獨立的器件電壓、電流作為設(shè)計變量。這種方法源于對手工設(shè)計過程的類比。由于改變了電路的設(shè)計空

2、間，因此可方便地表達設(shè)計時對電路工作區(qū)域的約束（即約束方程），也可使設(shè)計變量與設(shè)計目標之間的映射關(guān)系（即目標函數(shù)）變得更為簡單，有利于優(yōu)化算法的收斂。同時，由于更接近于傳統(tǒng)手工設(shè)計，可使設(shè)計者更好地理解設(shè)計過程與設(shè)計結(jié)果，也為優(yōu)化過程結(jié)合傳統(tǒng)設(shè)計經(jīng)驗提供了可能。
　　實現(xiàn)工作點驅(qū)動的優(yōu)化，要解決的首要問題是如何從器件的工作點電壓、電流獲得器件尺寸及各種電參數(shù)。對目前大多數(shù)情況下的小尺寸 MOS工藝設(shè)計，簡單的平方律模型無法滿足精度

3、要求，本文為此提出用模糊邏輯建模的方法來完成這一任務(wù)。先利用 HSpice等電路模擬器中內(nèi)置的高精度 MOS模型獲得一組樣本數(shù)據(jù)，再應(yīng)用 T-S模糊邏輯系統(tǒng)建立器件尺寸與工作點電壓電流之間的關(guān)系模型。T-S模擬邏輯系統(tǒng)具有適應(yīng)性強、幾乎不需迭代、便于應(yīng)用等優(yōu)點。
　　在上述工作基礎(chǔ)上，本文研究了 MOS電路工作點驅(qū)動、基于遺傳算法的多目標優(yōu)化設(shè)計。多目標優(yōu)化獲得的 Pareto前沿解允許設(shè)計者從一組相互沖突的設(shè)計指標中做出最佳選擇