畢業(yè)設(shè)計---基于fpga技術(shù)的數(shù)字存儲示波器設(shè)計

1、<p>　　學(xué)生畢業(yè)設(shè)計（畢業(yè)論文）</p><p>　　系 別： 電子與電氣工程學(xué)院 </p><p>　　專 業(yè)： 電子信息工程技術(shù) </p><p>　　班 級：

2、 </p><p>　　學(xué) 生 姓 名： </p><p>　　學(xué) 生 學(xué) 號： </p><p>　　設(shè)計（論文）題目： 基于FPGA技術(shù)的數(shù)字存儲示波器設(shè)計

3、 </p><p>　　畢業(yè)設(shè)計（論文）任務(wù)書</p><p>　　一、課題名稱： 基于FPGA技術(shù)的數(shù)字存儲示波器設(shè)計 </p><p><b>　　二、主要技術(shù)指標(biāo)：</b></p&g

4、t;<p>　?。?） 帶寬：100MHz （2）垂直靈敏度：10mv—5v/div </p><p>　?。?） 水平靈敏度：2.5ns—5s/div （4）輸入阻抗：1MΩ </p>

5、<p>　?。?）存儲深度：4KB （6）顯示：LED </p><p>　　（7）通道：單通道 等 </p>

6、<p>　　三、工作內(nèi)容和要求：本設(shè)計的數(shù)據(jù)采集采用高速模／數(shù)轉(zhuǎn)換器ADl674(A／D)，直接用FPGA準(zhǔn)確定時控制ADC的采樣速率，實現(xiàn)整個頻段的全速采樣。數(shù)據(jù)的存儲采用雙口RAM(UT62-256)存儲采樣量化后的波形數(shù)據(jù)，同樣用FPGA控制RAM的地址線。整個系統(tǒng)采用單通道的方式，信號進(jìn)來首先經(jīng)過前端的調(diào)理電路把信號電壓調(diào)整到AD的輸入電壓范圍之內(nèi)，這里調(diào)節(jié)電路主要是由信號衰減電路和信號放大電路所組成。調(diào)節(jié)后的信號再送

7、到AD變換電路里面完成信號的數(shù)字化。然后把AD轉(zhuǎn)換后的數(shù)據(jù)送到FPGA中，并把數(shù)據(jù)保存到FPGA中的FIFO中，F(xiàn)PGA中的電路主要包括有FIFO、觸發(fā)系統(tǒng)、峰值檢測、時基電路等。 </p><p><b>　　主要參考文獻(xiàn)：</b></p><p>　　[1]楊剛、龍海燕．現(xiàn)代電子技術(shù)一VHDL與數(shù)字系統(tǒng)設(shè)計[M]．北京：電子工業(yè)出版社

8、．2004． </p><p>　　[2]侯伯亨、顧新．VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計[M]．西安：兩安電子科技人學(xué)．1999． </p><p>　　[3]潘松下、國棟帥．L實用教程[M]．成都：成都電子科技大學(xué)出版社．2000．

9、 </p><p>　　[4]潘松下、黃繼業(yè)．EDA技術(shù)實用教程[M]北京：科學(xué)出版社．2002． </p><p>　　[5]王振紅．VHDL數(shù)字電路設(shè)計與應(yīng)用實踐教程[M]．北京機械工業(yè)出版社．2003． </p><

10、p>　　學(xué) 生（簽名） 2010年 5月 7日</p><p>　　指 導(dǎo) 教師（簽名） 2010年 5月10日</p><p>　　教研室主任（簽名） 2010年 5月10日</p><p>　　系 主 任（簽名 ） 2010年 5月12日</

11、p><p>　　畢業(yè)設(shè)計（論文）開題報告</p><p><b>　　目錄</b></p><p><b>　　摘要</b></p><p><b>　　Abstract</b></p><p>　　第1章 前言…………………………………………………………

12、……….1</p><p>　　1.1 數(shù)字存儲示波器的發(fā)展概況…………………………………………….1</p><p>　　1.2 本文所做的研究工作…………………………………………………….1</p><p>　　第2章 示波器的工作原理……………………………………………..3</p><p>　　2.1 模擬示波器的基本工作原理…………

13、………………………………….3</p><p>　　2.2 數(shù)字存儲示波器的工作原理…………………………………………….4</p><p>　　第3章 DSP處理器和FPGA的開發(fā)過程簡介…………………..5</p><p>　　3.1 DSP處理器的開發(fā)過程和應(yīng)用…………………………………………..5</p><p>　　3.2 FPGA

14、的開發(fā)過程與應(yīng)用 ……………………………………………….6</p><p>　　第4章 整體設(shè)計方案…………………………………………………….8</p><p>　　4.1 系統(tǒng)整體設(shè)計流程圖…………………………………………………….8</p><p>　　4.2 整個系統(tǒng)的性能指標(biāo)…………………………………………………….9</p><p&g

15、t;　　4.3 系統(tǒng)的實現(xiàn)方案………………………………………………………….9</p><p>　　4.4 元器件的選擇…………………………………………………………...11</p><p>　　第5章 整個系統(tǒng)硬件設(shè)計…………………………………………12</p><p>　　5.1 前端數(shù)據(jù)采集部分硬件電路設(shè)計……………………………………...12</p&g

16、t;<p>　　5.2 FPGA外圍電路的設(shè)計和內(nèi)部邏輯電路設(shè)計………………………….17</p><p>　　5.3 DSP部分的硬件設(shè)計……………………………………………………24</p><p>　　第6章 系統(tǒng)軟件設(shè)計…………………………………………………….29</p><p>　　6.1系統(tǒng)初始化…………………………………………………………

17、……29</p><p>　　6.2數(shù)據(jù)處理的相關(guān)算法……………………………………………………33</p><p>　　6.3波形顯示程序……………………………………………………………35</p><p>　　第7章 結(jié)束語……………………………………………………………….37</p><p><b>　　答謝辭</b>

18、</p><p><b>　　參考文獻(xiàn)</b></p><p><b>　　摘要</b></p><p>　　數(shù)字存儲示波器在儀器儀表領(lǐng)域中占有重要的地位，應(yīng)用范圍相當(dāng)廣泛，所以對示波器的研制有重要的理論和實際意義。本文針對數(shù)字存儲示波器的設(shè)計進(jìn)行了深入的研究，旨在研制出100MHz帶寬的數(shù)字存儲示波器。</p>

19、;<p>　　從各個方面考慮，選用了DSP、FPGA和單片機的方案來設(shè)計整個系統(tǒng)。整個系統(tǒng)采用單通道的方式。信號進(jìn)來首先經(jīng)過前端的調(diào)節(jié)電路把信號電壓調(diào)整到AD的輸入電壓范圍之內(nèi)，這里調(diào)節(jié)電路主要是由信號衰減電路和信號放大電路所組成。調(diào)節(jié)后的信號再送到AD變換電路里面完成信號的數(shù)字化。然后把AD轉(zhuǎn)換后的數(shù)據(jù)送到FPGA中，并把數(shù)據(jù)保存到FPGA中的FIFO中，F(xiàn)PGA中的電路主要包括有FIFO、觸發(fā)系統(tǒng)、峰值檢測、時基電路等

20、。</p><p>　　由于本文采用FPGA，使得數(shù)字存儲示波器的設(shè)計比較靈活，容易升級?？梢愿鶕?jù)自己的需要進(jìn)行相關(guān)的改進(jìn)，例如對外圍電路做進(jìn)一步地擴展。</p><p>　　關(guān)鍵詞：DSP；FPGA；LCD；單片機；數(shù)字存儲示波器</p><p><b>　　ABSTRACT</b></p><p>　　Digital

21、 storage oscilloscopes play an important role in the field of instrumentation，it has a wide range of applications，the development of the oscilloscope has a very important theoretical and practical significance．In this pa

22、per, we have do a lot of work to the design of digltal storage oscilloscope．The goal is aimed at the development of the repeat 100MHz bandwidth digital storage oscilloscope．</p><p>　　Considereing from variou

23、s aspects，we select DSP,FPGA and microcontroller to design the whole system．The whole system is single channel．The signa that come in from the first front-end have been changed a fit voltage which put into a voltage sign

24、al AD．Front-end circmts here mainly are composed of by signal attenuation and signal amplifier circuit．After the front-end,the signals have changes the digital signal the by AD circuit．This data has been sent to FPGA，the

25、 data is saved to the FIFO in the FP</p><p>　　At the same time，the use of FPGA makes the design more flexible，and easier to upgrade，for example，it is possible to expand extemal circuit of oscilloscopes．</

26、p><p>　　KEY WORDS：DSP,FPGA，LCD ，microcontroller,digital storage oscilloscope</p><p><b>　　第1章 前言</b></p><p>　　示波器應(yīng)用非常廣泛，包括工業(yè)、軍事、科研、教育領(lǐng)域都有很大的應(yīng)用。本章主要對示波器的國內(nèi)外發(fā)展現(xiàn)狀和本文所做的研究工作做簡要

27、的介紹。</p><p>　　1.1數(shù)字存儲示波器的發(fā)展概況</p><p>　　以前的數(shù)字示波器的屏幕更新速率慢，無實時采集能力。九十年代之后，示波器技術(shù)得到了飛速發(fā)展。比如HP公司推出的54600B系列數(shù)字示波器克服這個更新速率慢的問題。這樣，輸入信號變化，立即就可以看到顯示的變化。例如Tektronix公司的TDS684A型4通道1GHz的數(shù)字示波器采用了獲專利的數(shù)字實時取樣技術(shù)，并

28、增加了轉(zhuǎn)換率觸發(fā)和建立與保持觸發(fā)功能。更新速度也更快。同時泰克公司宣布的DP04000數(shù)字熒光示波器，該系列示波器系列擁有350MHz--1GHz的帶寬，率先提供了突破性的Wave Inspector技術(shù)。在2005年下半年推出幾種新型數(shù)字存儲示波器，其中600MHz和1GHz兩種帶寬的示波器采用了安捷倫最新一代MegaZoom專利技術(shù)，具有最深的存儲器和最多的集成通道數(shù)以及業(yè)內(nèi)領(lǐng)先的波形觀察能力。目前一些國內(nèi)廠商開始進(jìn)軍手持?jǐn)?shù)字示波器

29、這一高端領(lǐng)域。雖然，從市場需要來看，20MHz帶寬的數(shù)字存儲示波器產(chǎn)品在市場中占有很大的比例。一般20MHz的帶寬可以滿足很多人的需求。面對這樣的行業(yè)需求，所以國內(nèi)示波器生產(chǎn)企業(yè)把產(chǎn)品性能設(shè)定在20MHz帶寬、100MSa／s采樣率。采用雙通道數(shù)據(jù)采</p><p>　　1.2本文所做的研究工作</p><p>　　DSP是16位的RISC處理器，高性能、低功耗是其顯著特點。并被廣泛應(yīng)用于

30、各種嵌入式領(lǐng)域。比如在雷達(dá)信號處理，數(shù)字圖像處理方面等等。FPGA是復(fù)雜可編程邏輯器件，它具有速度快、穩(wěn)定性高、設(shè)計靈活和價格低廉等許多優(yōu)點。DSP和FPGA都是現(xiàn)在非常流行的，其性價比也是非常的高。也是兩款技術(shù)非常成熟的芯片。本文所做的研究工作就是利用這兩款芯片進(jìn)行數(shù)字存儲示波器的研究和設(shè)計。本文進(jìn)行了底層硬件平臺的研究設(shè)計、少量的軟件驅(qū)動程序的設(shè)計和示波器的常用算法的研究工作。例如，根據(jù)設(shè)計便攜式數(shù)字存儲示波器的實際需要，采用了DS

31、P+FPGA+單片機的設(shè)計方案；研究了高頻電路的設(shè)計方法，獨立完成了整個系統(tǒng)的硬件電路設(shè)計，并對其中的某些功能模塊進(jìn)行了調(diào)試，給出了部分調(diào)試報告；研究了FFT、濾波、插值算法。</p><p>　　本文的目的是采用FPGA+DSP+單片機來設(shè)計一個100M(重復(fù)帶寬)的數(shù)字示波器。本設(shè)計中DC/100MHz的被測信號經(jīng)過前端電路把信號調(diào)整到AD輸入電壓的范圍之內(nèi)，經(jīng)過AD轉(zhuǎn)換變成數(shù)字信號，送到DSP中進(jìn)行相關(guān)處理

32、，之后通過DSP多緩沖串口送到單片機中，再由單片機把要顯示的數(shù)據(jù)顯示到LCD中的這么一個過程，去實現(xiàn)信號波形的檢測。</p><p>　　本文已經(jīng)完成了示波器硬件平臺的搭建，對前端模擬電路的某些部分做了一下改進(jìn)，觸發(fā)電路部分拋棄了傳統(tǒng)的模擬觸發(fā)方式，采用了全數(shù)字化的觸發(fā)方式。同時由于本文采用FPGA，使得數(shù)字存儲示波器的設(shè)計較為靈活，容易升級，可以根據(jù)用戶的需要實現(xiàn)電路的升級。在軟件方面，由于示波器的軟件量是非常

33、龐大的。所以要想在很短的時間來完成它也是不可能的。本文只是完成了硬件平臺的部分驅(qū)動程序。同時對示波器所要使用到的相關(guān)算法進(jìn)行了相關(guān)的研究。</p><p>　　本課題是一個龐大的系統(tǒng)，其實踐性很強，涉及知識非常多，受限于時間和個人的知識水平，尚存在以下不足之處需要以后加強。不足之處有：系統(tǒng)整體性能還有待進(jìn)一步提高。包括示波器的帶寬、存儲深度，尤其是存儲深度有待進(jìn)一步提高，同時DSP的存儲器容量也有待提高。整個系統(tǒng)

34、LCD的更新速度有點慢，需要不斷改進(jìn)提高這個系統(tǒng)顯示的更新速度。</p><p>　　第2章 示波器的工作原理</p><p>　　2.1 示波器的工作原理</p><p>　　了解示波器的工作原理是設(shè)計好示波器的第一步。示波器可以分為模擬示波器、數(shù)字存儲示波器二類。下面對這兩種示波器的工作原理作簡要的介紹。</p><p>　　2.1.1

35、模擬示波器的基本工作原理</p><p>　　模擬示波器工作方式是直接測量信號電壓，并通過從左到右穿過示波器屏幕的電子束在垂直方向描繪電壓。示波器屏幕通常是陰極射線管（CRT）。電子束投到熒幕的某處，屏幕后面總會有明亮的熒光物質(zhì)。當(dāng)電子束水平掃過顯示器時，信號的電壓是電子束發(fā)生上下偏轉(zhuǎn)，跟蹤波形直接反映到屏幕上。在屏幕同一位置電子束投射的頻度越大，顯示得也越亮。設(shè)置垂直標(biāo)度（對伏特/ 格進(jìn)行控制）后，衰減器能夠減

36、小信號的電壓，而放大器可以增加信號電壓。隨后，信號直接到達(dá)CRT的垂直偏轉(zhuǎn)板。電壓作用于這些垂直偏轉(zhuǎn)板，引起亮點在屏幕中移動。信號也經(jīng)過觸發(fā)系統(tǒng)，啟動或觸發(fā)水平掃描。水平掃描是水平系統(tǒng)亮點在屏幕中移動的行為。觸發(fā)水平系統(tǒng)后，亮點以水平時基為基準(zhǔn)，依照特定的時間間隔從左到右移動。許多快速移動的亮點融合到一起，形成實心的線條。</p><p>　　圖2-1給出了模擬示波器的體系結(jié)構(gòu)圖。</p><

37、p>　　圖2-1模擬示波器體系結(jié)構(gòu)圖</p><p>　　2.2 數(shù)字(存儲)示波器的工作原理</p><p>　　數(shù)字存儲示波器不是將波形存儲在示波管內(nèi)的存儲柵網(wǎng)上, 而是存在存儲器中, 因而存儲時間可以無限長。數(shù)字存儲示波器主要利用 A/D轉(zhuǎn)換技術(shù)和數(shù)字存儲技術(shù)來工作, 它能迅速捕捉瞬變信號并長期保存。該示波器首先對模擬信號進(jìn)行高速采樣以獲得相應(yīng)的數(shù)字?jǐn)?shù)據(jù)并存儲, 存儲器中儲存的

38、數(shù)據(jù)用來在示波器的屏幕上重建信號波形; 然后利用數(shù)字信號處理技術(shù)對采樣得到的數(shù)字信號進(jìn)行相關(guān)處理與運算, 從而獲得所需要的各種信號參數(shù); 最后, 該示波器根據(jù)得到的信號參數(shù)繪制信號波形, 并對被測信號進(jìn)行實時、 瞬態(tài)分析, 以方便用戶了解信號質(zhì)量, 快速準(zhǔn)確地進(jìn)行故障診斷。數(shù)字存儲示波器將輸入模擬信號經(jīng)過 AD/轉(zhuǎn)換, 變成數(shù)字信號, 儲存在半導(dǎo)體存儲器 RAM中, 需要時將 RAM中存儲的內(nèi)容讀出顯示在 LCD, 或通過 DA/轉(zhuǎn)換,

39、 將數(shù)字信號變換成模擬波形顯示在示波管上。數(shù)字存儲示波器可以采用實時采樣, 每隔一個采樣周期采樣一次, 可以觀察非周期信號川。數(shù)字示波器的采樣方式包括實時采樣和等效采樣(非實時采樣)。等效采樣又可以分為隨機采樣和順序采樣, 等效采樣方式大多用于測量周期信號。圖2-2表數(shù)字示波器工作原理框圖</p><p>　　圖2-2數(shù)字示波器工作原理框圖</p><p>　　第3章 DSP處理器和FP

40、GA的開發(fā)過程簡介</p><p>　　DSP在數(shù)字圖像處理，音頻信號處理等方面有著非常廣泛的應(yīng)用。它以其專門的硬件乘法器，特殊的信號處理指令使得它高速的運算速度比最快的CPU還快上好幾十倍。FPGA是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA的使用非常靈

41、活，同一片F(xiàn)PGA通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。FPGA在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。本章主要是針對DSP、FPGA的發(fā)展情況和開發(fā)流出作簡要的介紹。</p><p>　　3.1 DSP處理器的開發(fā)過程和應(yīng)用</p><p>　　隨著 DSP應(yīng)用范圍的擴大、處理能力的加強以及DSP更新速度的加快，DSP 處理系統(tǒng)越來越復(fù)雜，對設(shè)

42、計者來說難度也越來越大，為此有的廠家已產(chǎn)生出一定標(biāo)準(zhǔn)，依據(jù)標(biāo)準(zhǔn)來設(shè)計生產(chǎn)電路板的DSP處理模塊，同時為這種標(biāo)準(zhǔn)模塊提供豐富的軟件開發(fā)系統(tǒng)和算法庫。其中典型的如 TMS320C4X 和 SDSP2106X，它們可以通過通信口和全局總線插座，將若干個模塊安裝在母板上，方便地組成多處理器系統(tǒng)。這種模塊化設(shè)計降低了硬件設(shè)計難度，減少了 硬件設(shè)計時間，有利于更高效的開發(fā)DSP系統(tǒng)。 </p><p>　　目前各 DSP芯片

43、生產(chǎn)廠家已經(jīng)把以上列出的各開發(fā)工具集成在一起,構(gòu)成集成開發(fā)環(huán)境。例如 TI 公司的 CCS IDE（Code Composer Studio Integrated Development Environment）可以提供環(huán)境配置、源程序編輯、編譯連接、程序調(diào)試、跟蹤分析等各個環(huán)節(jié)，以加速軟件開發(fā)進(jìn)程，提高工作效率。它把編譯、匯編、鏈接等工具集成在一起，用一條命令即可完成全部的匯編工作。另外把軟、硬件開發(fā)工具集成在其中，使程序的編寫、匯編

44、、程序的軟/硬件仿真和調(diào)試等開發(fā)工作 在統(tǒng)一的環(huán)境中進(jìn)行，給開發(fā)工作帶來極大的方便。</p><p>　　3.1.1 DSP處理器發(fā)展歷程以及發(fā)展現(xiàn)狀</p><p>　　DSP發(fā)展歷程大致分為三個階段：70年代理論先行，大概在70年具備了完整的DSP的理論和算法基礎(chǔ)。80年代DSP產(chǎn)品開始普及，隨著電子技術(shù)的高速發(fā)展，1982年世界上誕生了第一塊DSP芯片，很快DSP在語音合成和編碼解碼

45、器中得到廣泛應(yīng)用。再加上CMOS工藝的誕生，使得DSP芯片的集成度性能都得到空前的提高，其存儲容量和運算速度也成倍提高，其應(yīng)用范圍逐步擴大到通信、計算機領(lǐng)域。90年代突飛猛進(jìn)。90年代相繼出現(xiàn)了第四代和第五代DSP器件。將DSP芯核及外圍組件綜合集成在單一芯片上。同時DSP的價格也大幅度下降，使得DSP芯片不僅在高端的通信、計算機領(lǐng)域大顯身手，而且在低端的家用電器等方面DSP也是應(yīng)用越來越廣泛。</p><p>

46、　　3.1.2 DSP處理器的具體開發(fā)流程</p><p>　　對于DSP開發(fā)來說，可以根據(jù)不同情況來決定是否要選擇操作系統(tǒng)。操作系統(tǒng)的使用可以在一定程度上縮短開發(fā)周期，但是操作系統(tǒng)對于實時性很高的場合來說就不一定合適。而沒有操作系統(tǒng)的開發(fā)方式相對來說可能比較復(fù)雜一些，需要用戶對DSP的硬件架構(gòu)，對DSP的外圍電路的驅(qū)動等非常熟悉。開發(fā)過程的時候，所有程序都是從硬件調(diào)試到初始化程序和應(yīng)用程序都在CCS中進(jìn)行開發(fā)。

47、需要操作系統(tǒng)的開發(fā)方式相對來說簡單一些，但是如果加入了操作系統(tǒng)之后，由于操作系統(tǒng)可以屏蔽到硬件的相關(guān)細(xì)節(jié)，用戶即使不了解硬件的相關(guān)細(xì)節(jié)也可以進(jìn)行開發(fā)，使得用戶可以把精力專門集中在應(yīng)用程序的開發(fā)上來。同時可以縮短開發(fā)周期。DSP開發(fā)工具主要包括有：C語言編譯器(C Compiler)、匯編語言工具、匯編器(Assembler)、連接器(Linker)、歸檔器(Archive)、交叉引用歹愫(Cross Reference Lister)。

48、如果是C語言程序，首先是C語言編譯器將程序編譯成匯編語言源程序，然后送到匯編器里面進(jìn)行匯編，匯編后產(chǎn)生COEF格式的目標(biāo)代碼，再用連接器進(jìn)行連接，生成DSP上可以執(zhí)行的COEF格式的目標(biāo)代碼。然后就可以利用調(diào)</p><p>　　開發(fā)流程圖3-1所示：</p><p>　　圖3-1 DSP的開發(fā)流程</p><p>　　3.2 FPGA的開發(fā)過程與應(yīng)用</p&

49、gt;<p>　　隨著現(xiàn)場可編程邏輯器件越來越高的集成度，加上不斷出現(xiàn)的I/O標(biāo)準(zhǔn)、嵌入功能、高級時鐘管理的支持，使得現(xiàn)場可編程邏輯器越來越廣泛。</p><p>　　3.2.1 FPGA發(fā)展歷程及現(xiàn)狀</p><p>　　從Xilinx公司推出了世界上第一片F(xiàn)PGA(現(xiàn)場可編程邏輯芯片)，F(xiàn)PGA已經(jīng)歷幾十年的發(fā)展。從最初的一千多可利用門，發(fā)展到90年代的幾十萬個可利用門，

50、到十一世紀(jì)又陸續(xù)推出了幾千萬門的單片F(xiàn)PGA芯片。FPGA使用靈活，適用性強，特別適用于復(fù)雜邏輯的設(shè)計，有利用電子系統(tǒng)小型化，而且其開發(fā)周期短、開發(fā)投入少、芯片價格不斷降低，促使FPGA越來越多地取代了ASIC的市場。</p><p>　　3.2.2 FPGA開發(fā)流程</p><p>　　FPGA開發(fā)流程可以分為如下幾步：</p><p>　?、僭O(shè)計輸入，設(shè)計輸入主

51、要包括原理圖輸入、狀態(tài)圖輸入、波形圖輸入以及某種硬件描述語言，比如說是VHDL、Verilog的源程序。它是利用這些輸入去描述一個電路的功能。</p><p>　?、诠δ芊抡妫δ芊抡婢褪抢孟嚓P(guān)仿真工具對相關(guān)電路進(jìn)行功能級別仿真，也就是說對你的輸入設(shè)計的邏輯功能進(jìn)行相關(guān)的模擬測試。在功能上面來了解電路是否能夠達(dá)到預(yù)期要求。這里的功能仿真純粹是模擬性質(zhì)的，不會設(shè)計的任何具體器件的硬件特性。</p>

52、<p>　?、劬C合，綜合就是行為或者功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換成低層次門級電路的網(wǎng)表。</p><p>　?、懿季植季€，就是將綜合后的網(wǎng)表文件針對某一個具體的目標(biāo)器件進(jìn)行邏輯映射。此時應(yīng)該使用FPGA廠商提供的實現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，進(jìn)行芯片內(nèi)部功能單元的實際連接與映射。</p><p>　?、輹r序驗證，就是要使得時序仿真過程中，建立與保持時間要符合相關(guān)的制約，以

53、便數(shù)據(jù)能被正確的傳輸。使仿真既包含門延時，又包含線延時信息。能較好地反映芯片的實際工作情況。</p><p>　?、奚蒘OF等文件，此文件可以通過調(diào)試器把它下載到系統(tǒng)中間去。而FPGA設(shè)計流程的其他步驟基本上由相關(guān)工具去完成，因此只要自己設(shè)置好相關(guān)參數(shù)，不要人為干預(yù)太多。而驗證的話就需要用戶花費大量的時間去完成。 </p><p>　　第4章 整體設(shè)計方案</p>&l

54、t;p>　　在數(shù)字存儲示波器的設(shè)計中主要分為兩大部分：硬件設(shè)計和軟件設(shè)計。本章主要介紹示波器系統(tǒng)整體的設(shè)計流程，系統(tǒng)整體性能參數(shù)以及最終方案的確定。并對所選的方案做了詳細(xì)介紹，根據(jù)此方案確定了元器件的選擇。</p><p>　　4.1系統(tǒng)整體設(shè)計流程圖</p><p>　　開始設(shè)計一個系統(tǒng)的時候，第一步是撰寫整個系統(tǒng)的方案。對整個系統(tǒng)如何實現(xiàn)應(yīng)該有個詳細(xì)的了解。方案確定之后，就要設(shè)計

55、這個系統(tǒng)的具體性能指標(biāo)。再然后根據(jù)這個系統(tǒng)的性能指標(biāo)選擇相關(guān)的元器件。這之后，就可以進(jìn)行軟硬件設(shè)計了。一般硬件和軟件開發(fā)可以同時進(jìn)行。這樣在完成系統(tǒng)的軟件和硬件之后。分別對軟件和硬件進(jìn)行調(diào)試。分別調(diào)試完成之后，就進(jìn)行系統(tǒng)的集成。之后再進(jìn)行整個系統(tǒng)的測試工作。</p><p>　　圖4-1給出了系統(tǒng)的整體設(shè)計流程。</p><p>　　圖4-1 系統(tǒng)的整體設(shè)計流程</p>&l

56、t;p>　　4.2整個系統(tǒng)的性能指標(biāo)</p><p>　　考慮到同類國產(chǎn)的示波器的性能指標(biāo)，以及在具體電路中整個系統(tǒng)的實現(xiàn)難9易程度。故將設(shè)計目標(biāo)定位于帶寬在100M左右的數(shù)字存儲示波器。并從成本等方面考慮，整個示波器系統(tǒng)只做了一個通道。采用的芯片也是盡量采用比較容易在市場上買到的和相對便宜的。同時由于時間等原因，本文只完成了整個系統(tǒng)的硬件設(shè)計和部分驅(qū)動程序的編寫。并且對硬件電路進(jìn)行了調(diào)試。調(diào)試的電路結(jié)果基

57、本上達(dá)到了當(dāng)初所想要達(dá)到的指標(biāo)。但整個系統(tǒng)集成起來的調(diào)試工作還沒有進(jìn)行。</p><p>　　便攜式數(shù)字存儲示波器期望達(dá)到的具體設(shè)計參數(shù)如下：</p><p>　?、賻挘?00MHZ(重復(fù)帶寬)</p><p><b>　　②通道：單通道</b></p><p>　?、鄄蓸勇剩?00MSPS(實時采樣)；</p&

58、gt;<p><b>　?、艽怪狈直媛剩?位</b></p><p>　　⑤垂直靈敏度：10mv-5v/div</p><p>　?、匏届`敏度：2.5ns-5S/div</p><p><b>　?、咻斎胱杩梗?MΩ</b></p><p>　?、喙ぷ髂Ｊ剑鹤詣樱瑔未?，常規(guī)</

59、p><p><b>　?、岽鎯ι疃龋?KB</b></p><p>　?、怙@示：LCD(黑白；整個屏幕192x64點陣；對比度可調(diào))</p><p>　　4.3系統(tǒng)的實現(xiàn)方案</p><p>　　數(shù)字存儲示波器的設(shè)計方法一般是：信號通過調(diào)理電路之后，送到AD轉(zhuǎn)換器將被測信號數(shù)字化，并將數(shù)據(jù)存入到存儲器中，在信號出現(xiàn)觸發(fā)脈沖之

60、后，就可以開始顯示數(shù)據(jù)。然后處理器從存儲器中讀出數(shù)據(jù)，直接以數(shù)字信號(顯示器為液晶的時候)的形式，送到相應(yīng)的顯示器中進(jìn)行顯示波形。</p><p>　　方案：采用DSP+FPGA+單片機來實現(xiàn)整個系統(tǒng)。本設(shè)計就采用這個架構(gòu)。這個結(jié)構(gòu)既繼承了采用DSP和FPGA的優(yōu)點，同時也克服了因為LCD和鍵盤處理電路的速度慢而導(dǎo)致浪費DSP的時間資源的這個缺點。在本方案中，把LCD和鍵盤處理電路全部交給單片機進(jìn)行管理。在這里D

61、SP把數(shù)據(jù)通過多緩沖串口發(fā)送給單片機，然后由單片機把從DSP中接收到的數(shù)據(jù)送到LCD中去顯示。同時單片機也可以讀取鍵盤中的數(shù)據(jù)，通過串口發(fā)送給DSP芯片，進(jìn)而去控制相關(guān)的電路。</p><p>　　系統(tǒng)的整體設(shè)計框圖如圖4-2所示。</p><p>　　圖4-2 系統(tǒng)的整體設(shè)計框圖</p><p>　　4.3.1實現(xiàn)方案的介紹</p><p>

62、;　　從圖4.2中可以看出，整個硬件平臺和其他的數(shù)字存儲示波器一樣也是采用模塊化設(shè)計的方式，整個系統(tǒng)基本上是由三大部分模塊組成：它們分別為數(shù)據(jù)采集部分、數(shù)據(jù)處理部分和數(shù)據(jù)顯示部分。數(shù)據(jù)采集部分完全由FPGA來進(jìn)行控制，DSP只負(fù)責(zé)數(shù)據(jù)的后期處理，系統(tǒng)其他功能由單片機來實現(xiàn)。</p><p>　　FPGA要控制前端數(shù)據(jù)通道，對采集到的數(shù)據(jù)緩存，而且還要使數(shù)據(jù)緩存單元和DSP處理器進(jìn)行通信，這在整個系統(tǒng)中具有重要的地

63、位。同時又由于FPGA的可編程性，使得前端采集電路的設(shè)計非常靈活，調(diào)試起來也非常方便。DSP主要負(fù)責(zé)把采集的數(shù)據(jù)進(jìn)行處理。比如像濾波、傅立葉變換等，同時負(fù)責(zé)波形重建，波形重建這里主要會采用內(nèi)插算法來重建波形。而后端的單片機主要負(fù)責(zé)系統(tǒng)的人機接口和數(shù)據(jù)顯示。整個系統(tǒng)的工作流程是這樣的：由上圖也可以看出，要測量的波形經(jīng)過衰減或者放大電路之后分為二路：一路送整形電路整形之后產(chǎn)生矩形波信號，然后利用FPGA的測頻電路測量波形的頻率；另外一路送A

64、/D轉(zhuǎn)換器進(jìn)行AD轉(zhuǎn)換。AD的采樣率使它恒定為1OOM/S。轉(zhuǎn)換后的數(shù)字信號要先送到FIFO存儲器中暫存，F(xiàn)IFO的存儲是靠FIFO的寫時鐘來實現(xiàn)，而FIFO的寫時鐘是由FPGA中的分頻電路產(chǎn)生的。這樣示波器就能根據(jù)用戶鍵盤中設(shè)置的相關(guān)參數(shù)選用想要的讀寫時鐘。FIFO就利用FPGA中的RAM資源。比如這里選用的FPGA里面就有5K的RAM資源供用戶選擇。這樣數(shù)據(jù)采集進(jìn)來就可以直接存儲在FPGA中，這樣做就不需要專門的FIFO芯片，同時直

65、</p><p><b>　　4.4元器件的選擇</b></p><p>　　的選擇也是非常重要的一環(huán)，如果選擇的不好，就會嚴(yán)重影響進(jìn)度。在這里你選擇的元件的時候要根據(jù)自器件的選擇的總的指導(dǎo)原則是性價比高、市場上容易買到。其實系統(tǒng)元器件己定制的系統(tǒng)性能指標(biāo)選擇能夠滿足要求的元件。本系統(tǒng)所選擇的元件如表4-3所示。</p><p>　　表4-3

66、所選元件及功能介紹</p><p>　　第5章 整個系統(tǒng)硬件設(shè)計</p><p>　　整個系統(tǒng)的關(guān)鍵電路其實還是在前端通道、模數(shù)轉(zhuǎn)換這兩塊前端電路的設(shè)計，這主要是因為對于一個電路來說，如果信號頻率達(dá)到100M的話，要考慮的因素就會很多，比如如何去減小電路中數(shù)字電路對模擬電路的信號的影響，因為模擬電路它是非常敏感的，一點點干擾就可能會使得被測的信號出現(xiàn)失真，同時對于高頻電路來說，阻抗匹配

67、等因素也是會影響到整個電路的性能。這樣對于前端調(diào)理電路來說，就會碰到動態(tài)范圍、寬頻的挑戰(zhàn)。</p><p>　　圖5-1為硬件平臺的總體框圖，從圖5-1可以看出，整個硬件平臺主要包括有四個部分模塊，分別為：前端數(shù)據(jù)采集部分硬件電路設(shè)計；FPGA內(nèi)部控制邏輯和外圍電路；數(shù)據(jù)處理部分的硬件設(shè)計；平臺調(diào)試接口；電源、晶振及復(fù)位電路模塊。</p><p>　　然后按照被測信號的走向依次對圖中的每個

68、部分中的每一個硬件模塊進(jìn)行介紹，主要介紹各模塊的功能、工作原理、實現(xiàn)方法，以及具體實現(xiàn)的電路圖。</p><p>　　圖5-1 硬件平臺的總體框圖</p><p>　　5.1前端數(shù)據(jù)采集部分硬件電路設(shè)計</p><p>　　這部分的電路主要有信號衰減、放大電路、信號整形電路、AD轉(zhuǎn)換電路以及這些電路與FPGA的接口電路。下面分別來進(jìn)行介紹。</p>&

69、lt;p>　　5.1.1信號的衰減電路</p><p>　　被測信號從前端輸入進(jìn)來，為了滿足AD轉(zhuǎn)換的電氣性能首先必須把信號調(diào)節(jié)到一個合適的范圍之內(nèi)。通常情況下，如果輸入進(jìn)來的被測信號的電壓范圍超過AD轉(zhuǎn)換的電壓范圍時，就要對信號衰減，這種衰減電路我們必須考慮輸入信號的頻率高低。由于在衰減過程中，頻率范圍很寬的時候很容易出現(xiàn)畸變，所以通常做衰減網(wǎng)絡(luò)的時候采用的是無源電阻、電容網(wǎng)絡(luò)。這種無源阻容網(wǎng)絡(luò)由于信號的

70、頻率特性，比如說在低頻的時候就直接表現(xiàn)為電阻分壓比，在高頻的時候就為電抗的分壓得到信號的衰減。其實這種衰減本質(zhì)上是為一個平衡電橋。比如在我們的示波器探頭中就可能存在一個可調(diào)電容，通過調(diào)節(jié)它使得我們的電橋達(dá)到一種最佳狀態(tài)。這樣衰減就可以變得和頻率沒有關(guān)系。使得信號衰減可以在一個大的頻帶范圍內(nèi)實現(xiàn)信號衰減。圖5-2是一個典型的信號衰減電路。</p><p>　　圖5-2 信號衰減電路</p><p

71、>　　本系統(tǒng)所設(shè)計的電壓衰減網(wǎng)絡(luò)主要是由電阻和電容所組成。多路選擇開關(guān)控制被測信號衰減的倍數(shù)，最大可以實現(xiàn)100倍的衰減。信號輸入最大為50V，經(jīng)過100倍衰減以后將變成0.5V，剛好在AD轉(zhuǎn)換的電壓范圍之內(nèi)。衰減的具體控制是由處理器來進(jìn)行控制?？紤]到信號輸入的頻帶寬度。本系統(tǒng)選擇的模擬多路開關(guān)為MAX4547來實現(xiàn)。它工作的信號頻帶寬，可以控制直流到300MHz的信號。其結(jié)構(gòu)如圖5-3所示：</p><p&g

72、t;　　圖5-3 MAX4547內(nèi)部結(jié)構(gòu)</p><p>　　表MAX4547邏輯狀態(tài)</p><p>　　在電路中實現(xiàn)的衰減選擇有X01、X001兩種。另外在衰減電路和放大電路中間還有一個模擬開關(guān)，用來進(jìn)行交直流選擇。</p><p>　　圖5-4是衰減1/10時的PSPICE仿真結(jié)果，由仿真結(jié)果可以看出電容、電阻所組成的衰減網(wǎng)絡(luò)可以正常實現(xiàn)信號的衰減。</

73、p><p><b>　　圖5-4 衰減仿真</b></p><p>　　5.1.2 信號放大電路</p><p>　　如果輸入到P1端的被測量信號很微弱的話。該信號就需要輸入到放大器中進(jìn)行放大，以提高系統(tǒng)對被測信號的分辨率并降低噪聲對其的影響。同時還要保證放大后的信號值在(-512mV+512mV)范圍之內(nèi)。這里對放大器的要求也是很高。首先要求放大

74、器對輸入信號的失真小，增益穩(wěn)定，輸入電阻大，頻帶也要足夠?qū)挕Ｕ麄€放大電路如圖5.5所示。</p><p>　　圖5-5 MAX4105放大電路</p><p>　　5.1.3 信號整形電路設(shè)計</p><p>　　信號的整形主要是為了示波器在自動測頻的時候，把被測信號變成標(biāo)準(zhǔn)的矩形波。好在FPGA中對信號進(jìn)行頻率測量。在這里把信號經(jīng)過前端調(diào)理電路之后，分成二路，一路

75、直接送到AD里面去進(jìn)行模數(shù)轉(zhuǎn)換，另外一路直接就送到AD9698比較器中進(jìn)行信號的整形，這里AD9698是一種過零比較器。</p><p>　　由于輸入信號的頻率高達(dá)100MHz，所以我們可以選擇集成的高速比較器AD9698，它是高速TTL兼容雙電壓比較器。圖5.6給出了信號整形電路的原理圖。MAXCOM2信號是經(jīng)過衰減或者放大的信號它從AD9698的7腳輸入，經(jīng)過比較之后從l端輸出。其中2腳是可以用來控制比較電平

76、的大小。11腳和6腳為它的電源引腳。如果MAXCOM2信號大于零，則OUT端輸出高電平；如果MAXCOM2信號小于零，則OUT端輸出低電平。</p><p>　　圖5-6 信號整形電路</p><p>　　5.1.4 電路的保護(hù)及濾波處理</p><p>　　由于電路的某些原因可能導(dǎo)致電路在某個時候電壓出現(xiàn)尖峰，這樣對于模擬開關(guān)、放大器、AD轉(zhuǎn)換器等就必須進(jìn)行保護(hù)。

77、因為這些元器件使被測電壓信號輸入不會超過太大。本系統(tǒng)保護(hù)電路由二極管鉗位電路來完成。采用鉗位保護(hù)電路的方法比較簡單，高效。</p><p>　　5.1.6 AD轉(zhuǎn)換電路設(shè)計</p><p>　　AD轉(zhuǎn)換和FIFO電路是前端數(shù)據(jù)采集的核心電路。圖5-7和給出了A/D轉(zhuǎn)換的電路圖。圖中信號從端輸入，INPUTCLK為AD采樣時鐘，這里它頻率恒為100MHz，這樣做的好處是用戶在選擇不同的時基頻

78、率時不是直接對AD頻率去進(jìn)行控制，因為AD頻繁地切換時。很容易出現(xiàn)數(shù)據(jù)的不穩(wěn)定。而是用戶時基的控制是通過時鐘頻率去控制FIFO的讀寫時鐘來間接的實現(xiàn)不同頻率之間的切換。采樣之后的數(shù)據(jù)全部傳送至FIFO中進(jìn)行暫存。AD9283的采樣精度為8位，最大采樣時鐘為100MHz，它所產(chǎn)生的數(shù)據(jù)量相當(dāng)大，所以對FIFO的要求也比較高。本設(shè)計FIFO是做在FPGA中，可以滿足性能要求。</p><p>　　圖5-7 A/D轉(zhuǎn)換

79、的電路圖</p><p>　　5.2 FPGA外圍電路的設(shè)計和內(nèi)部邏輯電路設(shè)計</p><p>　　整個前端電路的控制都是有FPGA來完成。前端電路的工作情況基本上是這樣的：ADC是否工作是由FPGA來控制的，如果FPGA使能AD轉(zhuǎn)換器，則ADC就開始進(jìn)行數(shù)據(jù)的采樣。然后根據(jù)FIFO的讀寫時鐘的情況。就開始進(jìn)行預(yù)采樣。把數(shù)據(jù)保存在緩沖區(qū)FIFO中。當(dāng)FIFO中保存的數(shù)據(jù)達(dá)到預(yù)觸發(fā)字設(shè)置的

80、大小之后。就使得讀時鐘和寫始終一致。這樣數(shù)據(jù)讀入到FIFO的同時也從FIFO中讀出來。數(shù)據(jù)不斷的刷新。此時數(shù)據(jù)在緩沖區(qū)的大小始終等于預(yù)觸發(fā)字所設(shè)置的大小。一直觸發(fā)信號的到來。使讀時鐘無效。寫時鐘繼續(xù)有效。數(shù)據(jù)此時繼續(xù)寫入。直到寫滿為止。這樣完成一輪采樣，ADC停止工作并將這一消息反饋給DSP。DSP得知ADC停止工作后，DSP從FPGA中讀取一定的數(shù)據(jù)，然后進(jìn)行相關(guān)數(shù)據(jù)處理，并把數(shù)據(jù)寫入到存儲器對應(yīng)的單元中。當(dāng)基本寫滿存儲器后，波形采樣

81、就完成了。這時DSP再從存儲器中讀出波形數(shù)據(jù)，送入控制端顯示。</p><p>　　5.2.1 FPGA外圍電源、晶振電路的設(shè)計</p><p>　　圖5-8是FPGA外圍電路的電源和晶振電路圖，這里用的FPGA是EPlCl448。由圖可以看出FPGA的供電有兩種形式，一種是3.3V供電，一種是1.5V供電。1.5V供電可以直接由3.3V通過DC/AC的直流轉(zhuǎn)換芯片轉(zhuǎn)換而來．這里用的芯片是

82、LMlll7-1.5V，晶振電路產(chǎn)生50MHz的時鐘直接送到FPGA的16腳，為分頻等電路提供原始時鐘。 </p><p>　　圖5-8 FPGA外圍電路的電源和晶振電路</p><p>　　5.2.2 FPGA的配置</p><p>　　FPGA的配置下載方式：主動配置方式(AS)和JTAG配置方式。</

83、p><p>　　AS由FPGA器件引導(dǎo)配置操作過程，它控制著外部存儲器的初始化過程，本系統(tǒng)所使用到的Cyclone系列配置芯片有EPCSl，EPCS它是專門提供給該系列芯片進(jìn)行AS配置用的。所有的配置數(shù)據(jù)都是保存在該芯片中，加電后數(shù)據(jù)通過芯片的DATA0引腳送入FPGA內(nèi)部。進(jìn)行FPGA的配置，數(shù)據(jù)被回步在DCLK輸入上，1個時鐘周期傳送1位數(shù)據(jù)。斷電后，因為FPGA內(nèi)部采用的是SRAM工藝，所以不能本身不能進(jìn)行數(shù)據(jù)

84、的保存。這樣數(shù)據(jù)就會丟失。所以FPGA上電后，每次都需要重新配置數(shù)據(jù)。</p><p>　　JTAG接口是一個仿真調(diào)試的工業(yè)標(biāo)準(zhǔn)，又稱邊界掃描。主要用于芯片測試等功能，使用IEEE Std l 149.1聯(lián)合邊界掃描接口引腳，支持JAM STAPL標(biāo)準(zhǔn)，可以使用Altera下載電纜或主控器來完成。這種方式在調(diào)試階段用的很多。一般fpga配置信息使用編程器將設(shè)計所得的pof或者SOF格式的文件燒錄進(jìn)去。在做cycl

85、one系列的系統(tǒng)的時候，一般情況下都會用AS+JTAG兩種配置方式，這樣可以用JTAG方式調(diào)試，經(jīng)過調(diào)試之后，確定程序正確之后，再利用主動配置模式把程序送到EPCS芯片里去。</p><p>　　本系統(tǒng)中使用到的EPlC3T144芯片采用了AS和JTAG兩種配置方式。AS配置方式進(jìn)行配置時，如下圖所示：串行配置器件上的4個控制引腳NCS、DCLK、ASDI和DArAO分別與EPlC3T1448C的控制信號NCS、

86、DCLK、NASDO和DATA直接連接。通過下載電纜編程的串行配置器件用AS配置方式對EPlC3T1448C器件進(jìn)行配置的連接。JTAG配置時，它的四個控制引腳J TCK、J TDO、J TMS、J TDl分別與EPlC3T144C8的TDI、TDO、TCK、TMS引腳相連接。具體連接見圖5-9所示：</p><p>　　圖 5-9 FPGA的配置</p><p>　　5.2.3 FPGA

87、內(nèi)部邏輯電路的設(shè)計與實現(xiàn)</p><p>　　整個FPGA內(nèi)部邏輯電路圖的設(shè)計如圖5-17所示。FPGA內(nèi)部邏輯圖主要包括有：FIFO電路、峰值檢測電路、觸發(fā)電路、譯碼電路、數(shù)據(jù)傳輸電路、時基電路等。下面對各個電路的實現(xiàn)再作詳細(xì)的介紹。</p><p>　?、貴IFO工作原理及其在FPGA中的設(shè)計</p><p>　　這里FIFO主要起緩存作用，也就是把AD采樣進(jìn)來

88、的數(shù)據(jù)首先存儲到FIFO里面。這里FIFO是一個先進(jìn)先出的存儲器，因為它沒有地址線，所以操作起來也很方便，同時利用它可同時進(jìn)行讀寫操作的事實，使得預(yù)觸發(fā)電路設(shè)計變得更加容易。主要因為如果你采用帶地址線的RAM的時候，你存入到存儲器中的數(shù)據(jù)的多少是要知道的，這樣你就需要一個地址計數(shù)器，這樣首先就會增加電路的復(fù)雜性，同時也會占用過多的FPGA邏輯資源。同時FIFO第一個讀出來的數(shù)據(jù)是就是第一個寫進(jìn)的數(shù)據(jù)，這也是它先進(jìn)先出名字的由來。現(xiàn)在市場

89、上也提供專門的FIFO芯片。本系統(tǒng)為了節(jié)約成本，以及從提高系統(tǒng)性能的角度來考慮。把FIFO芯片做在FPGA中間。因為我們選擇EPlC3它里面帶有5K存儲空間的可供用戶使用，并且能夠在高速時鐘下工作。</p><p>　?、贏D與FIFO的連接</p><p>　　AD變換得到的二進(jìn)制數(shù)據(jù)送入FIFO(先入先出存儲器)中進(jìn)行緩沖。A/D的采樣率采用固定的時鐘頻率，為100MHz，而FIFO的

90、寫時鐘是根據(jù)用戶對信號檢測的需要，分別由時基電路產(chǎn)生的時鐘來進(jìn)行控制。因為本系統(tǒng)做的是單通道，所以A/D進(jìn)來的數(shù)據(jù)直接進(jìn)入FIFO，然而如果在峰值檢測時，就要先把A/D采樣進(jìn)來的數(shù)據(jù)經(jīng)過峰值檢測電路后再進(jìn)入FIFO中。</p><p>　　③地址譯碼電路以及存儲空間的分配</p><p>　　C54X系列DSP存儲器分為三個獨立的空間，他們分別為64千字的程序空間、64千字的數(shù)據(jù)空間和64

91、千字的I/O空間，其中程序存儲器存放程序代碼以及程序運行過程中需要經(jīng)常用到的某些常數(shù)。數(shù)據(jù)存儲器存放指令執(zhí)行中產(chǎn)生的數(shù)據(jù)。I/O存儲器存放與映象外圍接口相關(guān)的數(shù)據(jù)，也可以作為附加的數(shù)據(jù)存儲空間使用。并且在任何一個存儲空間中，RAM，ROM，EPROM，F(xiàn)LASH等外圍設(shè)備都可以駐留在片內(nèi)或者片外。這三個空間的尋址范圍取決于DSP芯片地址線數(shù)目。例如，C54X系列DSP從C5409開始，芯片有23根地址線，具有8M字節(jié)存儲空間尋址能力。&

92、lt;/p><p>　?、苡|發(fā)電路及觸發(fā)模式</p><p>　　該觸發(fā)系統(tǒng)電路主要包括觸發(fā)源選擇、觸發(fā)比較、預(yù)觸發(fā)等，具體結(jié)構(gòu)圖如圖圖5-10所示。</p><p>　　圖5-10觸發(fā)系統(tǒng)總結(jié)構(gòu)圖</p><p>　　其工作原理為：當(dāng)啟動AD采樣后，AD進(jìn)來的數(shù)據(jù)與觸發(fā)字進(jìn)行比較，根據(jù)觸發(fā)源選擇信號，一旦滿足設(shè)定條件時，會產(chǎn)生觸發(fā)信號，此信號送

93、到Fm嘴制器端。由于AD的采樣時鐘與寫入時鐘同步，轉(zhuǎn)換后的數(shù)據(jù)根據(jù)寫時鐘寫入到FIFO中。當(dāng)FIFO未達(dá)到預(yù)觸發(fā)深度時，F(xiàn)IFO只寫入數(shù)據(jù)，不讀出數(shù)據(jù)，并且在這個過程中觸發(fā)信號是被抑制的。</p><p>　　當(dāng)FIFO達(dá)到預(yù)觸發(fā)深度時，釋放觸發(fā)信號。此階段如果觸發(fā)信號未到來，AD采樣來的數(shù)據(jù)寫入FIFO的同時，數(shù)據(jù)也從FIFO中讀出，并且FIFO中的數(shù)據(jù)始終保持為預(yù)觸發(fā)深度，F(xiàn)IFO中存放的數(shù)據(jù)也都是新采樣進(jìn)來

94、的數(shù)據(jù)；若觸發(fā)信號到來，就禁止FIFO讀時鐘，F(xiàn)IFO的數(shù)據(jù)只寫不讀，當(dāng)FIFO寫滿后，系統(tǒng)就禁止寫時鐘，然后通知處理器從FIFO中提取數(shù)據(jù)并進(jìn)行處理，處理完后送給LCD進(jìn)行顯示。具體的觸發(fā)系統(tǒng)電路圖如圖5-11，該電路圖由Iprn_fifoO、pre_trig、WW組成，完成了觸發(fā)源選擇、觸發(fā)比較、預(yù)觸發(fā)等功能。</p><p>　　圖5-11 觸發(fā)系統(tǒng)總電路圖</p><p>　　(1

95、)示波器的三種觸發(fā)模式：</p><p>　?、?、Normal模式，Ⅱ、Auto模式Ⅲ、單次觸發(fā)模式。</p><p>　　(2)觸發(fā)源選擇、觸發(fā)比較電路的設(shè)計</p><p>　　觸發(fā)比較電路設(shè)計的具體電路圖如圖圖5-12所示：該模塊主要實現(xiàn)觸發(fā)比較和觸發(fā)源的選擇，由比較器、選擇器和D觸發(fā)器組成的。具體實現(xiàn)如下：</p><p>　　圖5-

96、12觸發(fā)比較、觸發(fā)源選擇電路</p><p>　　(3)預(yù)觸發(fā)電路圖的設(shè)計</p><p>　　這里預(yù)觸發(fā)的具體電路實現(xiàn)如圖圖5-13所示，它主要包括：一個鎖存器、一個比較器、還有一個triggerl和一個trigger_2。triggcr_l里為一個D觸發(fā)器。其中，QN為D觸發(fā)器的反相輸出端；trigger_2里為兩個Ⅸ觸發(fā)器，其中，QNl為第一個Ⅸ觸發(fā)器反相輸出端，Q2第二個Ⅸ觸發(fā)器同

97、相輸出端。該模塊的工作過程可以分為五個階段：復(fù)位、開始寫入FIFO、預(yù)采樣、正式采樣和數(shù)據(jù)的提取。</p><p>　　圖5-13預(yù)觸發(fā)電路</p><p>　?、輹r基電路和模擬通道控制電路</p><p>　　(1)時基電路時基電路在數(shù)字存儲示波器中，是一個非常重要的電路。他是控制FIFO讀寫速度的一個電路。在這里時基電路主要是由FPGA中的輸入晶振頻率的分頻得到

98、各種各樣的頻率。同時在這里要對數(shù)字存儲示波器的頻率有所了解，它與模擬示波器的時基電路的工作原理是不同的。因為數(shù)字存儲示波器是將模擬信號經(jīng)過A／D轉(zhuǎn)換后存入存儲器，然后再從存儲器中讀出，故數(shù)據(jù)的寫入存儲器的速度與掃描速度快慢有關(guān)，即與“t/div“的設(shè)置有關(guān)。而與存儲器的讀出的速度無關(guān)。時基電路的設(shè)計相對比較簡單，就是將輸入的50MHz進(jìn)行分頻和倍頻，按l，2，5步進(jìn)的辦法產(chǎn)生不同的頻率。</p><p><

99、b>　　圖5-14時基電路</b></p><p>　　上圖5-14是時基電路分頻電路圖。它由100MHz的頻率分成16種不同頻率，經(jīng)過分頻之后，然后送到一個選擇器里面。然后由CPU根據(jù)實測信號頻率選擇一個適當(dāng)?shù)臅r基，送到FIFO作為讀時鐘或者寫時鐘。</p><p>　　(2)模擬通道控制電路</p><p>　　數(shù)字存儲器的模擬通道部分不同于模

100、擬示波器部分，它的控制全都由DSP控制器進(jìn)行控制。本系統(tǒng)中采用一片型號為SN74L、，H16374ADGGR的芯片。用它來直接與MAX4547里面的電子開關(guān)相連接。</p><p><b>　　⑥峰值檢測電路</b></p><p>　　在實際電路設(shè)計中，AD采用固定的采樣率，經(jīng)過AD轉(zhuǎn)換后的數(shù)據(jù)鎖存到鎖存器中。在第一個AD轉(zhuǎn)換后的數(shù)據(jù)到來之后，時鐘電路產(chǎn)生一個脈沖，

101、把這個數(shù)據(jù)同時送到最大、最小值寄存器中。從第二個采樣時鐘開始后，最大、最小值寄存器的輸出數(shù)據(jù)分別輸入到兩個比較器中，作為比較器的輸入信號。同時第二個AD數(shù)據(jù)也鎖存到鎖存器中。然后是鎖存器中的新數(shù)據(jù)和最大、最小值寄存器中的數(shù)據(jù)進(jìn)行比較，決定是否要更新寄存器中的數(shù)據(jù)。直到該窗口的所有數(shù)據(jù)都比較完，這樣就會在這個窗口的數(shù)據(jù)采集中，保持有這一次采樣的最大和最小值數(shù)據(jù)。然后再寫入最大、最小值存儲器。也就是FIFO中。最后就可以在寫時鐘脈沖的作用下

102、，最大、最小值的數(shù)據(jù)就可以按照一定順序分別從中讀取出來。這樣就能夠捕到毛刺信號了。具體原理如圖5-16所示。</p><p>　　峰值檢測電路的仿真時序圖如圖5-15所示。</p><p>　　圖5-15峰值檢測原理</p><p>　　圖5-16峰值檢測電路仿真時序波形圖</p><p>　　圖5-17 整個FPGA中的內(nèi)部邏輯結(jié)構(gòu)<

103、/p><p>　　5.3 DSP部分的硬件設(shè)計</p><p>　　DSP作為系統(tǒng)的核心部分，主要用來對數(shù)據(jù)進(jìn)行相關(guān)處理。整個DSP部分的硬件電路主要包括程序存儲器FLASH模塊，數(shù)據(jù)存儲器SRAM模塊，用于人機交互的鍵盤和LCD模塊，電源模塊。下面對各個功能模塊加以介紹。整個DSP的電路圖5-18如下所示：</p><p>　　圖5-18 DSP的電路圖</p&

104、gt;<p>　　5.3.1 FLASH模塊</p><p>　　DSP硬件系統(tǒng)中選用了SST39VFl60作為它的程序存儲器。ST39LF/VFl60是一個1M×16的CMOS多功能程序存儲器，SST39VFl60的編程或擦除操作電源電壓為2.7/3.6V。并且可靠性非常的高，使用數(shù)據(jù)保存時間最高可達(dá)100年。快速讀訪問時間SST39VFl60為70ns和90ns。同時它的地址和數(shù)據(jù)可鎖

105、存，快速擦除和字編程Word．Program扇區(qū)擦除時間18ms：塊擦除時間18ms典型：芯片擦除時間70ms。</p><p>　　5.3.2 LCD模塊</p><p>　　顯示模塊是直接與用戶打交道的一個非常重要的模塊，因為考慮到DSP的性質(zhì)和整個系統(tǒng)速度的要求，所以對于LCD的控制，選擇另外一個單片機來專門控制LCD的顯示。在這里我們選擇的LCD是MGLS．19264，它內(nèi)藏HD

106、l620顯示控制器，可以實現(xiàn)人機對話菜單的顯示，和信號波形的顯示。HD61202內(nèi)藏64X64=4096位顯示RAM，RAM中每位數(shù)據(jù)對應(yīng)LCD屏上一個點的亮、暗狀態(tài)。HD61202是列驅(qū)動器，具有64路列驅(qū)動輸出，它可與行驅(qū)動器HD61203配合使用組成顯示驅(qū)動控制系統(tǒng)。同時它可直接與51系列微處理器接口相連。MGLS．19264各引腳功能如下：</p><p>　　1、2：CSA、CSB兩片選端，供CPU接口