流水線型ADC中采樣保持電路研究與設計.pdf

1、便攜式多媒體系統(tǒng)、移動互連終端設備的小型化和應用多樣化,要求其內(nèi)部集成芯片的集成度和處理性能越來越高,而功耗卻越來越低;同時隨著晶體管器件尺寸的不斷下降,以及片上系統(tǒng)(SoC)的廣泛應用,數(shù)?；旌霞勺兊迷絹碓狡毡?。為了降低數(shù)?；旌霞呻娐返墓?降低工作電壓是一個重要的途徑,特別是對于其中模擬電路部分。然而,減小電源電壓又將會限制模擬電路能夠?qū)崿F(xiàn)的動態(tài)范圍和噪聲防御能力的降低,這與多媒體和無線通信領域需要的高動態(tài)范圍(Dynamic

2、range)和低噪聲(Low noise)相矛盾。因此,如何在電源電壓下降的情況下,使電路性能達到我們所設計的要求,這是集成電路設計的一個挑戰(zhàn)。ADC(模數(shù)轉(zhuǎn)換器)在混合集成電路中廣泛應用,因此設計一個工作在低電源電壓、低功耗、高性能的ADC是一項有意義和富有挑戰(zhàn)性的任務。
　　采樣保持電路(SHA)作為模數(shù)轉(zhuǎn)換器處理信號的最前端,是其核心模塊。它對信號的精度和建立速度,影響整個Pipelined ADC的最高分辨率和最高采樣頻率

3、。因此,本文的設計目標為:基于標準的SMIC0.18μm MS/RF1P5M CMOS工藝,設計出一款滿足12bit Pipelined ADC指標要求的采樣保持電路SHA。該電路包括全差分增益提升Folded-Cascode運放、柵壓自舉(Bootstrap)開關和兩相非交疊時鐘(Two Non-overlapping clock)等電路模塊。
　　設計過程中利用Cadence IC614中的Spectre仿真軟件對采樣保持電路

4、進行仿真, SHA的仿真結(jié)果表明:在50MHz的采樣速率下,當輸入擺幅1VPP,,2.587890625MHz的正弦信號時,對輸出做1024點的快速傅里葉變換(FFT),從輸出頻譜得到SHA的動態(tài)參數(shù)指標為:無雜散動態(tài)范圍SFDR為68.59dB,總諧波失真 THD為-80.57dB,信噪比 SNR為79.14dB,信號噪聲失真比 SNDR為71.17dB,有效位數(shù)ENOB達到11.53-bit。結(jié)果表明,本文設計的采樣保持電路基本滿足