集成射頻低噪聲鑒頻相器的研究.pdf

1、隨著無線通信技術的地快速發(fā)展，射頻收發(fā)機中的鎖相環(huán)(Phase Lock Loop，PLL)得到了廣泛的應用。然而，隨著諸如衛(wèi)星通信之類的高頻段應用的出現，PLL的性能大幅降低了，信號的噪聲大小成為影響整機性能的主要因素之一。在PLL 模塊中，鑒頻鑒相器(Phase Frequency Detector，PFD)是必不可少的組成部分，且其噪聲性能對整個系統(tǒng)也相當關鍵。為此，低噪聲鑒頻鑒相器的研究具有重要的應用價值。
　　 本論文

2、的研究主要解決現存各類PFD的問題，如：模擬鑒相器(Phase Detector，PD)的頻率捕獲范圍窄、數字PFD的噪聲大等，重點研究雙PFD 結構中的模擬部分，以及雙PFD 結構在雙環(huán)路PLL 中的應用，具體研究內容和創(chuàng)新工作如下：
　　 (1)PLL和PFD技術原理研究。首先，描述作為射頻設計核心之一的PLL的原理，分析討論決定PLL 性能狀況的幾項指標，包括：相位噪聲、毛刺和鎖定時間，率先考慮PLL 設定的指標參數值對P

3、FD 研究設計的影響。其次，描述PFD的原理，分析討論現存兩類PFD 各自的優(yōu)劣，提出雙PFD 結構的研究。
　　 (2)混頻型鑒相器(Phase Detector，PD)的研究。依據設計經驗，從指標要求、理論分析開始，逐步完善雙PFD 結構中的模擬PD的設計，主要步驟包括：指標的考慮、基本拓撲結構的選擇、噪聲和靈敏度的分析、晶體管的選擇、電路結構的優(yōu)化等。仿真結果表明，在噪聲性能上該混頻型PD 比數字PFD 更優(yōu)越；同時，即使