基于IEEE P1687網(wǎng)絡的單鏈全掃描結構測試方法研究.pdf

1、集成電路制造工藝進入深亞微米級別以后，芯片的特征尺寸縮小，單個芯片上所集成的功能模塊越來越多，系統(tǒng)復雜度增加。傳統(tǒng)的依靠工程師經(jīng)驗的自頂向下芯片設計方法已經(jīng)不能適應瞬息萬變的市場需求，基于IP（Intellectual Property）核復用技術的SOC（System On Chip）系統(tǒng)芯片應運而生。
　　IP核復用技術的引入節(jié)約了SOC芯片開發(fā)成本，縮短產(chǎn)品上市的時間。然而，設計及制造工藝技術進步的同時，芯片測試技術的發(fā)展卻

2、相對緩慢，以往所采用的芯片級互聯(lián)測試標準，如 IEEE1149標準，由于芯片封裝多采用表貼或球柵陣列形式，器件引腳不再暴露在外面，基于探針接觸式的測量已不能滿足系統(tǒng)芯片SOC的測試需求。
　　針對嵌入式芯核訪問測試難題，本文在研究了IEEE1687標準的基礎上，結合可測試性設計理論，提出了基于該標準的SOC芯片單鏈全掃描結構設計方法。通過定義訪問控制各個模塊的標準接口SIB，在不同層級之間增加SIB接口及訪問機制，同時運用過程描述

3、語言規(guī)范測試流程。本文所做具體工作如下：
　　1）查閱大量國內外相關文獻，確定SOC芯片測試的發(fā)展現(xiàn)狀及研究意義；
　　2）分析對比當前不同芯片測試標準間的聯(lián)系和區(qū)別，結合可測試性設計的基本理論思想，基于IEEE1687標準設計SOC芯片整體測試網(wǎng)絡框架，定義各部分所實現(xiàn)的具體功能；設計實現(xiàn)了封裝嵌入式 IP核的外殼，規(guī)范化可用于在不同芯片層級間訪問路由的SIB（Segment Insert Bit）開關接口，同時完成協(xié)議狀

4、態(tài)機編碼，自定義指令碼和接口規(guī)范；
　　3）通過配置相應的寄存器，加載不同的指令，實現(xiàn)了對嵌入式IP核的有效訪問和控制，運用VCS（Verilog Compiled Simulation）仿真軟件驗證所設計電路功能的正確性；
　　4）結合SOC芯片可測試性設計，指出課題所作工作的不足以及今后發(fā)展的主要方向。
　　仿真結果表明，通過標準JTAG（Joint Test Access Group）接口能夠準確配置各個IP核的