基于全掃描設(shè)計(jì)的SOC測(cè)試數(shù)據(jù)壓縮方法研究.pdf

1、集成電路(IC)工藝和設(shè)計(jì)方法的提高，在單個(gè)芯片上集成多個(gè)芯片實(shí)現(xiàn)更為復(fù)雜的功能成為可能，系統(tǒng)芯片(SOC)集成技術(shù)在這種背景下應(yīng)運(yùn)而生。SOC的實(shí)現(xiàn)是采用知識(shí)產(chǎn)權(quán)(IP)核復(fù)用的設(shè)計(jì)方法，在單個(gè)芯片上映射整個(gè)系統(tǒng)。這種復(fù)用的設(shè)計(jì)方式不但可以減小電子產(chǎn)品的體積，同時(shí)，還能提升產(chǎn)品開發(fā)速度，提高系統(tǒng)運(yùn)行效率。隨著SOC中對(duì)IP核數(shù)目集成數(shù)量的增加，性能不斷提升，功能不斷增強(qiáng)，其相應(yīng)的測(cè)試數(shù)據(jù)量、測(cè)試功耗也急劇增加，如何降低SOC的測(cè)試時(shí)間

2、從而降低其測(cè)試費(fèi)用成為SOC系統(tǒng)級(jí)測(cè)試中亟待解決的首要問(wèn)題。
　　本文在研究SOC測(cè)試方法、測(cè)試壓縮技術(shù)和測(cè)試結(jié)構(gòu)的基礎(chǔ)上，對(duì)目前SOC測(cè)試中存在的主要問(wèn)題進(jìn)行了分析，并且重點(diǎn)針對(duì)測(cè)試數(shù)據(jù)量大，耗費(fèi)時(shí)間長(zhǎng)的問(wèn)題，對(duì)SOC測(cè)試數(shù)據(jù)壓縮技術(shù)進(jìn)行了研究，提出了一種基于數(shù)據(jù)相容性的測(cè)試數(shù)據(jù)壓縮算法和一種基于變游程的測(cè)試數(shù)據(jù)壓縮算法，主要研究成果如下:
　　(1)提出了一種混合相容數(shù)據(jù)塊的數(shù)據(jù)壓縮編碼算法，該算法根據(jù)測(cè)試數(shù)據(jù)中存在大量

3、無(wú)關(guān)位測(cè)試數(shù)據(jù)存在相容性的特點(diǎn)，采用二進(jìn)制代碼表示具有相容性的測(cè)試數(shù)據(jù)，同時(shí)，對(duì)符合條件的測(cè)試數(shù)據(jù)采用一位壓縮，從而大大的提高了壓縮效率，同時(shí)提出了一種基于有限狀態(tài)機(jī)和循環(huán)移位寄存器的解壓縮算法，對(duì)ISCAS89部分標(biāo)準(zhǔn)電路實(shí)驗(yàn)結(jié)果表明，該方案具有高壓縮率、硬件實(shí)現(xiàn)簡(jiǎn)單的特點(diǎn);
　　(2)提出了一種變游程的編碼壓縮算法，在基于數(shù)據(jù)相容性的測(cè)試數(shù)據(jù)壓縮算法中，在解碼電路中存在循環(huán)移位寄存器(CSR)的情況，分析了該CSR在實(shí)際應(yīng)用中