基于多掃描鏈的集成電路內(nèi)建自測試方法研究.pdf

1、隨著集成電路集成度的增加,越來越多的功能塊可被集成到一個芯片中,被稱為片上系統(tǒng)(SoC).這就造成了在測試生成方面難度的增加和大的測試數(shù)據(jù)容量.而施加這些測試數(shù)據(jù)需要復雜的高速的自動測試設備(ATE)和長的測試時間.因此,測試花費就非常高,通常是每分鐘幾美元的數(shù)量級.除此之外,與硅片密度相比,芯片的引腳數(shù)量增長緩慢,限制了測試應用帶寬的提高,增加了測試時間.而且,被測半導體產(chǎn)品技術的進步領先于ATE的技術進步,因此,不能進行全速測試.

2、 與傳統(tǒng)的外部測試方法相比,內(nèi)建自測試(BIST)是一種有吸引力的選擇.BIST將測試模式生成,測試應用和測試響應移入到芯片自身中,從而擺脫了對昂貴的ATE的依賴,縮減了測試花費,并且能夠進行全速測試,本論文主要是為解決多掃描鏈的BIST中的一些問題. 首先介紹了可測試性設計(DFT)和SoC測試中的一些基本的概念和方法.其次,對邏輯BIST尤其是測試模式生成技術進行了廣泛的研究.對窮舉測試,偽窮舉測試,偽隨機測試,加權測

3、試和"存儲與生成"的測試方法進行了詳細的介紹. 接著,本文對相移器設計算法進行了優(yōu)化.相移器在多掃描鏈的偽隨機測試中能夠克服掃描鏈數(shù)據(jù)之間的相關性,對提高被測電路的故障覆蓋率有著重要的作用.在原相移器設計算法的基礎上,本文提出通過增加一個偽隨機數(shù)生成函數(shù)來選擇異或節(jié)點的相移器設計算法.實驗結果表明此算法不僅克服了原算法設計的相移器造成LFSR扇出過大的缺點,而且提高了偽隨機測試故障的覆蓋率.在偽隨機測試中和混合模式測試中有一定的

4、實用價值. 最后,本文運用有約束的輸入精簡、LFSR編碼與折疊計數(shù)器技術,實現(xiàn)對確定的測試集壓縮與生成.測試集在經(jīng)過約束輸入精簡后,不僅測試向量的位數(shù)大大減少,而且確定位位數(shù)也有所減少.因此可進一步應用LFSR和折疊計數(shù)器相結合的方法對測試集進一步壓縮.此方法的主要優(yōu)點是將多種測試新方法有機地結合在一起,充分發(fā)揮了各自方法壓縮測試數(shù)據(jù)的優(yōu)勢.與國際上同類的方法相比,建議的方案需要更少的測試數(shù)據(jù)存儲容量,而且能夠很好地適應于傳統(tǒng)的