基于多掃描鏈的集成電路內(nèi)建自測試方法研究.pdf

1、隨著集成電路集成度的增加,越來越多的功能塊可被集成到一個(gè)芯片中,被稱為片上系統(tǒng)(SoC).這就造成了在測試生成方面難度的增加和大的測試數(shù)據(jù)容量.而施加這些測試數(shù)據(jù)需要復(fù)雜的高速的自動(dòng)測試設(shè)備(ATE)和長的測試時(shí)間.因此,測試花費(fèi)就非常高,通常是每分鐘幾美元的數(shù)量級(jí).除此之外,與硅片密度相比,芯片的引腳數(shù)量增長緩慢,限制了測試應(yīng)用帶寬的提高,增加了測試時(shí)間.而且,被測半導(dǎo)體產(chǎn)品技術(shù)的進(jìn)步領(lǐng)先于ATE的技術(shù)進(jìn)步,因此,不能進(jìn)行全速測試.

2、 與傳統(tǒng)的外部測試方法相比,內(nèi)建自測試(BIST)是一種有吸引力的選擇.BIST將測試模式生成,測試應(yīng)用和測試響應(yīng)移入到芯片自身中,從而擺脫了對(duì)昂貴的ATE的依賴,縮減了測試花費(fèi),并且能夠進(jìn)行全速測試,本論文主要是為解決多掃描鏈的BIST中的一些問題. 首先介紹了可測試性設(shè)計(jì)(DFT)和SoC測試中的一些基本的概念和方法.其次,對(duì)邏輯BIST尤其是測試模式生成技術(shù)進(jìn)行了廣泛的研究.對(duì)窮舉測試,偽窮舉測試,偽隨機(jī)測試,加權(quán)測

3、試和"存儲(chǔ)與生成"的測試方法進(jìn)行了詳細(xì)的介紹. 接著,本文對(duì)相移器設(shè)計(jì)算法進(jìn)行了優(yōu)化.相移器在多掃描鏈的偽隨機(jī)測試中能夠克服掃描鏈數(shù)據(jù)之間的相關(guān)性,對(duì)提高被測電路的故障覆蓋率有著重要的作用.在原相移器設(shè)計(jì)算法的基礎(chǔ)上,本文提出通過增加一個(gè)偽隨機(jī)數(shù)生成函數(shù)來選擇異或節(jié)點(diǎn)的相移器設(shè)計(jì)算法.實(shí)驗(yàn)結(jié)果表明此算法不僅克服了原算法設(shè)計(jì)的相移器造成LFSR扇出過大的缺點(diǎn),而且提高了偽隨機(jī)測試故障的覆蓋率.在偽隨機(jī)測試中和混合模式測試中有一定的

4、實(shí)用價(jià)值. 最后,本文運(yùn)用有約束的輸入精簡、LFSR編碼與折疊計(jì)數(shù)器技術(shù),實(shí)現(xiàn)對(duì)確定的測試集壓縮與生成.測試集在經(jīng)過約束輸入精簡后,不僅測試向量的位數(shù)大大減少,而且確定位位數(shù)也有所減少.因此可進(jìn)一步應(yīng)用LFSR和折疊計(jì)數(shù)器相結(jié)合的方法對(duì)測試集進(jìn)一步壓縮.此方法的主要優(yōu)點(diǎn)是將多種測試新方法有機(jī)地結(jié)合在一起,充分發(fā)揮了各自方法壓縮測試數(shù)據(jù)的優(yōu)勢.與國際上同類的方法相比,建議的方案需要更少的測試數(shù)據(jù)存儲(chǔ)容量,而且能夠很好地適應(yīng)于傳統(tǒng)的