基于FPGA的可進(jìn)化系統(tǒng)的設(shè)計(jì)與研究.pdf

1、可進(jìn)化硬件(EHW,Evolvable Hardware)是指在與外部環(huán)境相互作用時(shí),能夠自主、動(dòng)態(tài)地改變其自身結(jié)構(gòu)和行為的硬件電路。可進(jìn)化硬件的基本特征是具有自組織、自適應(yīng)、自修復(fù)的能力,在智能化通信網(wǎng)絡(luò)、智能感知、模式識(shí)別與人工智能等方面有廣泛的應(yīng)用前景。
　　由于可編程器件FPGA(Field Programmable Gate Array)的電路功能可以通過(guò)對(duì)其底層結(jié)構(gòu)加載不同的配置位串而靈活地改變,因此,早在1992年,

2、國(guó)際人工智能專(zhuān)家Hugo de Garis博士就提出基于FPGA的EHW這一概念[3]。當(dāng)前基于FPGA的建立的可進(jìn)化硬件系統(tǒng)已經(jīng)成為了可進(jìn)化硬件研究的主要方法。
　　本文介紹了可進(jìn)化硬件的基本概念,分析了基于FPGA的可進(jìn)化系統(tǒng)的研究現(xiàn)狀,從可進(jìn)化系統(tǒng)的基本組成部分:可重構(gòu)電路模型,基因算法,可重構(gòu)電路部分配置等方面,提出了優(yōu)化和改進(jìn)基于FPGA的可進(jìn)化系統(tǒng)的方法,設(shè)計(jì)并驗(yàn)證了基于FPGA的完整的可進(jìn)化系統(tǒng)。
　　首先本文

3、對(duì)于當(dāng)前主流的基于FPGA的可進(jìn)化硬件實(shí)現(xiàn)方法:虛擬可重構(gòu)電路模型(VRC,virtual reconfigurable circuit)進(jìn)行了介紹和分析,從電路功能單元以及互連等方面提出并驗(yàn)證了基于3輸入LUT的直接互連線型的VRC結(jié)構(gòu)模型,并且在.Altera DE2開(kāi)發(fā)板上進(jìn)行了可進(jìn)化實(shí)驗(yàn),證實(shí)了該模型。
　　其次,針對(duì)于可進(jìn)化系統(tǒng)的基本組成部分:基因算法,電路配置兩方面進(jìn)行了分析,參與設(shè)計(jì)驗(yàn)證了適合于進(jìn)化的CPI.J+FP

4、GA可重構(gòu)系統(tǒng)芯片F(xiàn)DP2009-2.SOPC。
　　該芯片從3個(gè)方面優(yōu)化了可進(jìn)化系統(tǒng)的實(shí)現(xiàn)。第一,專(zhuān)門(mén)設(shè)計(jì)FPGA配置控制接口,可以實(shí)現(xiàn)通過(guò)CPU對(duì)FPGA進(jìn)行快速部分配置,實(shí)現(xiàn)單芯片(on chip)硬件進(jìn)化。第二是針對(duì)進(jìn)化過(guò)程中每次只有少量位流改變的情況,FPGA的位流配置結(jié)構(gòu)采用了行列雙譯碼方式,可以以1數(shù)據(jù)字為單位對(duì)FPGA進(jìn)行配置讀寫(xiě),提高了部分重配置速度。第三,針對(duì)基因算法的特點(diǎn),專(zhuān)門(mén)設(shè)計(jì)基因算法加速器,改善基因算法