ZnO-Si薄膜界面錯配定量分析及低錯配界面設計.pdf

1、由于透明導電薄膜在太陽能電池、液晶顯示器、氣體傳感器、飛機和汽車用導熱窗玻璃等領域應用廣泛，近年來受到人們的關注。在各類透明導電氧化物薄膜材料中，鋁摻雜ZnO(AZO)薄膜由于具有低電阻率(～10-3Ω·cm)、高透過率(＞80％)、資源廣泛、價格低廉和無毒等優(yōu)點，越來越受到人們的重視。然而由于AZO薄膜與常見Si基底界面錯配較大，制約了薄膜導電性能的提高，因此必須對該界面錯配狀態(tài)進行分析和設計優(yōu)化。
　　本工作首先對磁控濺射沉積

2、AZO薄膜進行了一系列工藝優(yōu)化實驗，通過分析沉積溫度、濺射功率、工作氣壓等參數(shù)對Si基底上沉積AZO薄膜的性能和微觀形貌的影響，確定當濺射功率為100W，氬氣流速為10 sccm，工作氣壓為0.4 Pa，沉積溫度為250℃時，薄膜平整且具有較低的電阻率3.75×10-3Ω·cm(薄膜厚度為150nm)。此外，在對不同沉積時間的薄膜樣品進行表面形貌觀察后，最終將薄膜厚度為30nm時定義為島狀生長后期，將薄膜厚度為150nm時定義為晶粒碰撞

3、初期。
　　在此基礎上，分別在(100)Si、(110)Si、(111)Si基片上沉積了厚度為30和150nm的AZO薄膜。薄膜電阻率測試顯示，三種基底上沉積的AZO薄膜電阻率排序為(100)Si＞(110)Si＞(111)Si。當薄膜處于島狀生長后期時，三種硅基底上的AZO薄膜晶粒均呈現(xiàn)球形，其平均晶粒尺寸分別為5.6、6.5和5.0nm。當薄膜生長處于晶粒碰撞初期時，沉積在(100)Si和(110)Si基底上的AZO晶粒沿著[

4、2(11)0]ZnO方向產(chǎn)生拉長形貌，對[2(11)0]ZnO和[0(1)10]ZnO方向的晶粒尺寸統(tǒng)計結果分別為16.7nm和7.5nm及18.9 nm和10.1nm;沉積在(111)Si基底上的AZO晶粒呈現(xiàn)六邊形，晶粒尺寸為19.3nm。在薄膜島狀生長后期，因為晶粒尺寸受界面錯配和表面能兩個因素共同主導，這時可以通過使用一次O點陣來估算晶粒長大初期的平均晶粒尺寸;當晶粒長大到互相碰撞時，此時彈性應變能和位錯能決定了晶粒尺寸，在這個

5、階段，結合二次O點陣計算和能量最小化原理可以估算該階段的平均晶粒尺寸和晶粒形狀。
　　在對這些界面錯配理解的基礎上，采用Δg平行法則在AZO薄膜與(100)Si、(110)Si和(111)Si三種基底界面附近進行旋轉(zhuǎn)計算尋找低錯配無理界面，并在(100)Si基底附近獲得三個無理取向硅晶面(1，0.070，0)Si、(1，0.037，0)Si和(1，0.098，0)Si（記為I1、I2、I3）;在(110)Si附近獲得三個無理取向硅

6、晶面(1，1，(0.141))Si、(1，1，0.073)Si和(1，1，(0.1320)Si（記為I4、I5、I6）;在(111)Si硅片上沒有尋找到低錯配界面。這些界面具有一系列周期性的、伴隨著二次位錯的臺階，可以部分抵消原有界面錯配。
　　按照計算獲得的六種界面，對硅片加工處理，并進行薄膜沉積。研究發(fā)現(xiàn)，沉積在I1、I2、I3基底上厚度為30nm和150nm的AZO薄膜，比(100)Si上的AZO薄膜電阻低，特別是I3基底上

7、沉積的薄膜方塊電阻在厚度為30nm時降低了47％，在厚度為150nm時降低了67％。由于垂直于[2(11)0]ZnO方向的錯配減小，這時三種基底上的晶粒拉長形貌消失變?yōu)榈容S晶形貌，并且晶粒尺寸不同程度地增大，對薄膜方塊電阻產(chǎn)生優(yōu)化。在I4、I5、I6基底上沉積的AZO薄膜，僅有厚度為30nm的樣品上產(chǎn)生了薄膜方塊電阻的優(yōu)化作用，其中I5上的薄膜方塊電阻優(yōu)化最為明顯，其薄膜方塊電阻降低了39％。隨著薄膜厚度增加到150nm，薄膜方塊電阻的