非揮發(fā)性半導(dǎo)體存儲器技術(shù)研究.pdf

1、隨著集成電路的集成密度和性能高速發(fā)展，其對半導(dǎo)體存儲器的性能指標提出了更高的要求，對大容量、高性能、高密度和低功耗的半導(dǎo)體存儲器的追求使得存儲器電路設(shè)計面臨艱巨的任務(wù)。本論文以國內(nèi)自主研發(fā)的非揮發(fā)性半導(dǎo)體存儲器工藝OTP(One-Time Programmable Memory,OTP)存儲單元為基礎(chǔ)，主要研究了非揮發(fā)性半導(dǎo)體存儲器芯片的電路設(shè)計方法，完成了一款32M容量、8bit數(shù)據(jù)寬度、22位地址總線、60ns讀取速度的OTP半導(dǎo)體

2、存儲器芯片設(shè)計。
　　 論文從系統(tǒng)級、模塊級、電路級和物理級對非揮發(fā)性存儲器芯片設(shè)計中的關(guān)鍵設(shè)計技術(shù)進行了研究。論文首先對非揮發(fā)性存儲器存儲單元的存儲特性進行研究，根據(jù)OTP存儲單元和存儲陣列的特性，提出合理的芯片性新能指標，對芯片進行功能定義和模塊劃分，接著對芯片的各個模塊進行電路設(shè)計，最后完成各個模塊的物理版圖實現(xiàn)。
　　 論文中設(shè)計了一種高密度的譯碼器電路架構(gòu)，同時針對陣列提出了解決讀取和編程時存在的陣列橫向?qū)?/p>

3、流問題。設(shè)計了具有雙參考支路能提高讀取速度的負載型靈敏放大器電路構(gòu)架，同時提高了靈敏放大器的精確度。完成了其他主要模塊如電源管理模塊，ATD模塊，數(shù)字控制邏輯電路的設(shè)計。
　　 結(jié)合版圖布局布線基本方法，對各個模擬模塊物理版圖的實現(xiàn)進行優(yōu)化，提高存儲密度，增加了芯片的利用率，在數(shù)字控制邏輯設(shè)計時采用標準單元來綜合產(chǎn)生電路。版圖設(shè)計時，對整個系統(tǒng)合理布局布線，使得系統(tǒng)具有高密度、速度快、存儲單元之間串?dāng)_小、高壓電路負載小、系統(tǒng)面積