AVS視頻解碼芯片的實現(xiàn).pdf

1、集成電路的實現(xiàn)過程包括綜合和物理設(shè)計,作為集成電路設(shè)計中的重要環(huán)節(jié),它不僅關(guān)系到集成電路的功能正確與否,而且很大程度的影響電路的性能、成本與功耗。在0.18um以下的工藝中,由于互連延時及功耗密度都急劇增大,使得時序收斂和功耗優(yōu)化成為集成電路實現(xiàn)過程中的重要問題。
　　 集成電路實現(xiàn)的主要任務(wù)是邏輯綜合和布局布線,本文的主要研究方向是基于DC的邏輯綜合流程、基于ICC的深亞微米布局布線流程、基于Formality的形式驗證過程及

2、基于PrimeTime的版圖后靜態(tài)時序分析。本文分別介紹了邏輯綜合工具DC、物理設(shè)計工具IC Compiler、靜態(tài)時序分析工具PrimeTime和形式驗證工具Formality,總結(jié)了實現(xiàn)設(shè)計中的主要延時模型、寄生參數(shù)提取及時序優(yōu)化方法。針對AVS芯片,本文提出了基于TSMC0.13um工藝的綜合流程和物理設(shè)計流程。AVS芯片的邏輯綜合主要完成RTL代碼到工藝庫標(biāo)準(zhǔn)單元的映射;后端設(shè)計主要包括:設(shè)計規(guī)劃、布局、時鐘樹綜合(CTS)、布

3、線及DFM相關(guān)的操作;靜態(tài)時序分析和形式驗證分別用來保證設(shè)計流程中不會出現(xiàn)時序違例及邏輯功能的改變。本文詳述了邏輯綜合的基本概念、對AVS芯片進行綜合的運行腳本及其運行報告分析;關(guān)于AVS芯片的物理設(shè)計過程,文中涵蓋包括從布局規(guī)劃到時鐘樹綜合到布線成功各具體步驟的實現(xiàn)原理、運行腳本及版圖結(jié)果分析;對于版圖后的靜態(tài)時序分析和形式驗證,文中給出報告表明經(jīng)綜合和布局布線后的芯片時序收斂,邏輯轉(zhuǎn)化前后匹配成功。
　　 AVS芯片的實現(xiàn)過