嵌入式微處理器可測(cè)性設(shè)計(jì)研究與實(shí)現(xiàn).pdf

1、可測(cè)性設(shè)計(jì)即調(diào)整電路的內(nèi)部結(jié)構(gòu),使電路變得易測(cè).該文針對(duì)嵌入式微處理器Estar1的結(jié)構(gòu)特點(diǎn),研究并實(shí)現(xiàn)了邊界掃描、內(nèi)部全掃描和內(nèi)建自測(cè)試三種可測(cè)性設(shè)計(jì)技術(shù),取得了良好的效果,故障覆蓋率達(dá)到96﹪以上.邊界掃描測(cè)試是針對(duì)芯片的應(yīng)用系統(tǒng)進(jìn)行測(cè)試的,如PCB板測(cè)試.國(guó)際標(biāo)準(zhǔn)IEEE 1149.1規(guī)定了邊界掃描的基本電路和結(jié)構(gòu)和功能.該文結(jié)合標(biāo)準(zhǔn)模塊設(shè)計(jì)實(shí)現(xiàn)了Estar1的邊界掃描結(jié)構(gòu),并進(jìn)行了擴(kuò)展,應(yīng)用到芯片內(nèi)部測(cè)試,節(jié)約了測(cè)試I/O口消耗

2、,簡(jiǎn)化了測(cè)試過程.內(nèi)部掃描技術(shù)是為了克服時(shí)序電路由于狀態(tài)很難確定所導(dǎo)致的測(cè)試復(fù)雜度而提出的一種技術(shù),可以分為全掃描和部分掃描.該文根據(jù)Estar1的實(shí)際情況,設(shè)計(jì)實(shí)現(xiàn)了全掃描結(jié)構(gòu),既得到了較高的故障覆蓋率,又對(duì)電路的延遲和芯片面積影響很小(延遲時(shí)間增加0.3﹪,芯片面積增加0.01﹪).內(nèi)建自測(cè)試(Buit-In-Self-Test, BIST)技術(shù)被認(rèn)為是解決由于電路集成度越業(yè)越大所造成的測(cè)試費(fèi)用巨大和測(cè)試訪問困難等問題的最有希望的技