疊柵MOSFET的結(jié)構(gòu)設(shè)計(jì)與特性研究.pdf

1、眾所周知，計(jì)算機(jī)和通訊機(jī)是實(shí)現(xiàn)社會(huì)現(xiàn)代化信息化的關(guān)鍵，但是其主要的核心基礎(chǔ)都是微電子產(chǎn)品。目前，MOS集成電路是微電子產(chǎn)業(yè)的核心，自20世紀(jì)60年代以來，集成電路的發(fā)展遵循著1965年Intel公司的創(chuàng)始人之一Gordon E. Moore預(yù)言的集成電路產(chǎn)業(yè)的發(fā)展規(guī)律：集成電路的集成度將每3年增長4倍，特征尺寸每3年縮小倍。近幾十年來，為了進(jìn)一步提高電子集成系統(tǒng)的性能，降低成本，必定需要不斷縮小器件的特征尺寸不斷提高制作工藝的加工精度，

2、不斷增大硅片的面積，與此同時(shí)，集成電路的性價(jià)比也在迅速提高。在現(xiàn)代電子學(xué)中使用的MOS器件是基于互補(bǔ)金屬氧化物半導(dǎo)體（Complementary MetAlOxide-Semiconductor, CMOS）工藝的，這種技術(shù)之所以能成為微電子技術(shù)的主流，是因?yàn)樗瑫r(shí)具有低功耗和高集成度的特點(diǎn)。據(jù)預(yù)測，至少在21世紀(jì)前半葉，微電子產(chǎn)業(yè)仍會(huì)以尺寸不斷縮小的硅基CMOS工藝技術(shù)為主流。
　　 集成電路的集成度進(jìn)一步提高之后，器件的特征

3、尺寸不斷地縮小著，而器件尺寸的縮小所帶來的短溝道效應(yīng)以及其它物理問題一直是研究人員的關(guān)注的重點(diǎn)之一。研究的目的就在于降低特征尺寸減小所帶來的不利影響，方法上可以從器件制作的材料入手，引入新型材料，特別是柵材料的改良。另一種方法是通過改變器件的結(jié)構(gòu)，設(shè)計(jì)出新型結(jié)構(gòu)的器件，重新評(píng)估器件的性能，反復(fù)實(shí)驗(yàn)測試。新結(jié)構(gòu)器件的建模和模擬主要體現(xiàn)在器件自身電學(xué)參數(shù)的分析與建模，本論文就是基于這個(gè)目的，主要研究了設(shè)計(jì)的新器件其閾值電壓特性以及電流特性。

4、
　　 傳統(tǒng)MOSFET中的電子一般以一個(gè)較低的初速度進(jìn)入溝道，在向漏端運(yùn)動(dòng)的過程中慢慢加速，在漏端達(dá)到電子最大漂移速度，因此電子在漏端運(yùn)動(dòng)很快，而在源端速度較低，器件速度主要受限于源端較低的電子運(yùn)動(dòng)速度，它的場強(qiáng)分布不均勻。載流子在溝道區(qū)只有在近漏端才會(huì)受到很大的加速作用，這樣加速區(qū)域小，易在漏端形成熱載流子注入，同時(shí)在低漏壓情況下器件也會(huì)產(chǎn)生DIBL效應(yīng)和短溝道效應(yīng)。本文設(shè)計(jì)的疊柵MOSFET溝道中的電場分布與普通MOS有所

5、不同，在溝道中間處由于兩個(gè)柵突變界面的影響，溝道電場分布不均勻，其界面處電場有一個(gè)峰值，源端電子在這個(gè)峰值電場的加速下，呈現(xiàn)了較大的平均速度，同時(shí)電場分布更加均勻。這樣，溝道中電子的平均速度增大，提高了遷移率，使得其截止頻率和驅(qū)動(dòng)能力增加，加大了跨導(dǎo)gm。而且漏端的尖峰電場下降，降低了短溝道效應(yīng)，減小了熱載流子注入，提高了擊穿電壓。
　　 通過大量的模擬發(fā)現(xiàn)隨著溝道變小，疊柵MOSFET的閾值電壓變化趨勢明顯緩于單柵MOSFET

6、（材料、摻雜等參數(shù)統(tǒng)一情況下）。本文根據(jù)疊柵MOSFET對(duì)短溝道抑制這一現(xiàn)象，基于變分理論，首先對(duì)單柵MOSFET的閾值電壓進(jìn)行了建模分析，給出了與溝道長度L相關(guān)的閾值電壓解析表達(dá)式，其次，同樣以變分的方式得到了疊柵MOSFET的模型。這樣從理論角度論證了疊柵MOSFET與單柵MOSFET相比的優(yōu)越性。同時(shí)通過仿真模擬，這種優(yōu)越性同樣是建立在電流特性，溝道電場保持良好的基礎(chǔ)之上的。疊柵MOSFET區(qū)別于單柵器件最明顯之處是柵結(jié)構(gòu)，這種柵