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文檔簡介
1、隨著可編程邏輯器件的發(fā)展,對片上時鐘信號、系統(tǒng)時鐘頻率需求等指標在可編程邏輯器件領域表現(xiàn)出了越來越高的要求,可編程邏輯器件中的時鐘管理模塊的研究也變得越來越重要。國外可編程邏輯器件發(fā)展迅速,其中的時鐘管理模塊功能齊全,以 Xilinx公司為例,其公司的可編程邏輯器件中從無到有設計了時鐘管理模塊,從DLL模塊、DCM模塊,發(fā)展到CMT模塊,到目前為止,該公司的可編程邏輯器件已發(fā)展到Virtex7系列,基本固化了時鐘管理模塊,極大地方便了系
2、統(tǒng)板級使用。國內(nèi)的可編程邏輯器件發(fā)展道路任重而道遠,其中的時鐘管理模塊做為硬IP,該模塊的性能好壞直接影響到可編程邏輯器件的性能。
本論文研究內(nèi)容依托高密度大規(guī)模可編程器件,以其中的時鐘管理模塊DCM為主要研究對象,深入分析時鐘管理模塊理論,對其中的主要功能時鐘去歪斜、頻率合成、數(shù)字相移、數(shù)字擴頻進行了詳盡的討論和研究,并對DCM在FPGA中的應用進行了詳述。主要內(nèi)容為:
1.本項目做為超大規(guī)模集成電路,采用了華微公
3、司專用的設計流程。該設計流程首先提出可編程邏輯器件的架構(gòu);接著保證組成全電路的各功能模塊的功能的正確性;通過選擇合適的工藝線確保滿足各功能模塊的性能指標;按照事先設計好的頂層架構(gòu)搭建頂層電路和繪制頂層版圖;最后做全電路功能、性能指標驗證及版圖頂層驗證,以確保電路和版圖的一致性。
2.時鐘去歪斜功能模塊研究,對實現(xiàn)該功能的主要功能模塊 DLL進行了研究,最簡單的DLL由可變延遲鏈結(jié)構(gòu)及控制邏輯電路組成。輸入端口的時鐘信號驅(qū)動延遲
4、線,每個延遲單元代表不同的延時。控制邏輯電路包含一個相位檢測電路和一個延遲鏈選擇電路。通過比較輸入時鐘邊沿與反饋時鐘的邊緣,達到檢測DCM鎖定狀態(tài)。通過仿真分析值,表明研制內(nèi)容符合數(shù)據(jù)手冊要求。
3.頻率合成功能模塊研究,對FPGA不同的工作頻率范圍和不同的交流特性進行了闡述。模塊提供倍頻信號輸出CLK2X及倍頻信號的取反信號CLK2X180。
4.數(shù)字相移功能研究,提出粗調(diào)整和精調(diào)整時鐘相移。在高頻、低頻情況下分別
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