一種10位逐次逼近ADC的設(shè)計(jì).pdf

1、隨著現(xiàn)代通訊系統(tǒng)、便攜式消費(fèi)電子和汽車電子等應(yīng)用領(lǐng)域的不斷發(fā)展，使系統(tǒng)級(jí)SOC芯片成為當(dāng)前市場(chǎng)發(fā)展主流。研發(fā)高性能、低功耗、低成本的嵌入式模數(shù)轉(zhuǎn)換器（ADC）成為當(dāng)今模數(shù)轉(zhuǎn)換器發(fā)展的一個(gè)重要方向。將模數(shù)轉(zhuǎn)換器作為外設(shè)和其他模擬電路與DSP的內(nèi)核集成在一個(gè)芯片上，這樣就既可以節(jié)省封裝及測(cè)試成本，同時(shí)也提升了系統(tǒng)的可靠性。本文在總結(jié)了嵌入式模數(shù)轉(zhuǎn)換器的特殊要求后，完成了一個(gè)嵌入于DSP的10-bit、3.3V、2MS/s的逐次逼近型ADC的

2、設(shè)計(jì)。
　　在系統(tǒng)體構(gòu)架方面，引入了大量的開關(guān)電路，控制比較器和數(shù)模轉(zhuǎn)換器(DAC)，使電路在工作和省電模式之間轉(zhuǎn)換，從而減少了不必要的功率消耗。整體結(jié)構(gòu)與傳統(tǒng)的逐次逼近ADC相似，但各模塊內(nèi)部又具有獨(dú)特特點(diǎn)。采樣保持電路內(nèi)置于DAC，節(jié)省了電路開銷和芯片面積。采用高位電荷定標(biāo)、低位電壓定標(biāo)的混合型DAC，減少了無(wú)源元件的使用，降低了匹配精度的要求，從而提高了數(shù)模轉(zhuǎn)換的精度。為了保證數(shù)模轉(zhuǎn)換的速度和線性度，本文運(yùn)用兩種逐次比較的思

3、想實(shí)現(xiàn)設(shè)計(jì)：其一，比較器的一端是不變輸入采樣，而另一個(gè)輸入端則是按比例縮放后的參考電壓；其二，比較器的其中一個(gè)輸入端是恒定不變的參考電壓，另一端是輸入采樣與按比例縮放后參考電壓疊加的結(jié)果。為了降低DAC的輸出電壓對(duì)比較器輸入范圍的要求，大膽地采用電容緩壓技術(shù)，最終可實(shí)現(xiàn)參考電壓達(dá)到電源電壓。比較器高精度設(shè)計(jì)中引入了輸出失調(diào)校正技術(shù)(OOS)，并將失調(diào)校正相與采樣相合并，降低時(shí)序設(shè)計(jì)的難度。
　　利用Cadence軟件對(duì)電路進(jìn)行了設(shè)