高速低功耗逐次逼近式ADC研究與實(shí)現(xiàn).pdf

1、4G移動(dòng)通信芯片技術(shù)瓶頸之一是射頻接收端多頻多模的指標(biāo)要求。傳統(tǒng)方案是設(shè)計(jì)多個(gè)獨(dú)立的信號(hào)通道，用不同通道滿足不同頻率和模式的信號(hào)，其缺點(diǎn)是不同通道之間的信號(hào)干擾嚴(yán)重，面積功耗較大。軟件無(wú)線電提供了另外一種解決思路，從天線接收的信號(hào)經(jīng)過(guò)低噪聲放大器后直接由一個(gè)超寬帶模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter， ADC）在射頻域量化，所有頻率和模式的信號(hào)都在數(shù)字域完成解調(diào)操作。軟件無(wú)線電無(wú)需區(qū)分不同頻率模式，大大降低

2、了射頻域的設(shè)計(jì)難度，具有很好的靈活性，是很有前景的一個(gè)研究方向。軟件無(wú)線電所需的超寬帶ADC往往采用時(shí)間交織ADC結(jié)構(gòu)，由多個(gè)相對(duì)低速的單通道ADC并行操作實(shí)現(xiàn)高速量化。目前有一種新興的單通道ADC架構(gòu)方案，即逐次逼近式模數(shù)轉(zhuǎn)換器（Successive-Approximation-Register，SAR ADC）。
　　SAR ADC是一種常見模數(shù)轉(zhuǎn)換器架構(gòu)，具有功耗低，面積小，高度數(shù)字化，轉(zhuǎn)換延遲小的特點(diǎn)，通常用于低功耗中低速

3、中高精度的應(yīng)用場(chǎng)合。近年來(lái)，由于 CMOS工藝的進(jìn)步以及異步時(shí)鐘技術(shù)的提出，高速SAR ADC技術(shù)得到長(zhǎng)足發(fā)展，同樣精度下采樣率已經(jīng)與閃速型ADC（Flash）接近，達(dá)到GHz級(jí)別，在功耗和面積方面則優(yōu)勢(shì)明顯，因此是目前高速ADC的熱門技術(shù)。本文的研究重點(diǎn)就是高速低功耗SAR ADC的設(shè)計(jì)和實(shí)現(xiàn)，目標(biāo)是能滿足超寬帶ADC單通道的指標(biāo)要求。
　　本論文的主要工作內(nèi)容包括：
　　第一，采用先進(jìn)的65nm TSMC CMOS1P6

4、M工藝，結(jié)合多個(gè)創(chuàng)新的高速技術(shù)，設(shè)計(jì)并流片驗(yàn)證了一款10位160MS/s的低功耗SAR ADC芯片。本款芯片實(shí)測(cè)結(jié)果能夠在采樣頻率160MHz，輸入為30.1MHz正弦波的情況下，信號(hào)噪聲失真比（SNDR）達(dá)到52.9 dBFS，無(wú)雜散動(dòng)態(tài)范圍（SFDR）達(dá)到65 dBc，微分非線性（DNL）和積分非線性（INL）分別為-0.47/+1.66LSB和-1.06/+1.18LSB，功耗9.5mW，芯片面積僅為250×200μm2。

5、　　為了實(shí)現(xiàn)160MHz的高速性能，本文在全局上給出系統(tǒng)級(jí)的解決方案，例如異步時(shí)鐘控制，上極板采樣方式，分段式電容陣列，低功耗設(shè)計(jì)，高速數(shù)字信號(hào)完整性設(shè)計(jì)等等；在局部模塊層面，通過(guò)優(yōu)化比特循環(huán)中各個(gè)環(huán)節(jié)的延遲，實(shí)現(xiàn)了400皮秒以下的單比特循環(huán)時(shí)間。其中采樣保持電路采用了一種新型的滿擺幅預(yù)充電自舉開關(guān)（Pre-charge Bootstrapped Switch），縮短了采樣建立時(shí)間，有效減少了自舉電容，節(jié)省了芯片面積。數(shù)模轉(zhuǎn)換器（DAC

6、）模塊采用部分“Set-and-down”的方式，在保證 DAC穩(wěn)定速度的同時(shí)減小共模電壓變化，緩解比較器動(dòng)態(tài)直流失調(diào)問(wèn)題。全動(dòng)態(tài)高速低噪聲比較器采用了自復(fù)位內(nèi)部時(shí)鐘控制，可滿足2GHz以上的轉(zhuǎn)換頻率。SAR邏輯電路則采用一種全新的“開窗式”電路來(lái)替代傳統(tǒng)移位寄存器結(jié)構(gòu)，使得量化結(jié)果不需要經(jīng)過(guò)觸發(fā)器延遲而直接輸出給DAC，邏輯電路不僅延遲減小至最低，功耗面積也得到優(yōu)化。
　　第二，信號(hào)完整性對(duì)于保持高速電路性能尤為關(guān)鍵。對(duì)于片上部

7、分，本論文對(duì)數(shù)字、模擬、緩沖模塊進(jìn)行了合理地隔離和屏蔽，減小彼此襯底干擾；合理使用解耦電容，改善電源噪聲，有效保持ADC精度；劃分不同電源域從根本上隔離電源間的干擾；采用高速低噪聲 CMOS緩沖器，有效降低了短路電流，改善了輸出信號(hào)、電源和地的抖動(dòng)并增加驅(qū)動(dòng)能力。而 PCB板級(jí)部分也采用了差分信號(hào)走線，大小解耦電容組合，輸出數(shù)字端口接地環(huán)路最小等方法保證良好的精度性能。
　　第三，采用自頂向下的混合信號(hào)設(shè)計(jì)流程。首先通過(guò) Matl