MPSoC測(cè)試技術(shù)研究.pdf

1、多核系統(tǒng)芯片(MPSoC)中集成多個(gè)處理器，在提高計(jì)算并行度、降低功耗的同時(shí)，還帶來測(cè)試復(fù)雜度等新的挑戰(zhàn)。如何保證多核的功能正確與協(xié)同工作，需要研究多核軟、硬件多種因素協(xié)同工作的聯(lián)合測(cè)試問題。本文以多核測(cè)試為研究對(duì)象，在已有單核測(cè)試的基礎(chǔ)上，從軟件加速測(cè)試、JTAG多核調(diào)試和軟硬件聯(lián)合驗(yàn)證等角度研究MPSoC測(cè)試技術(shù)。主要工作可以歸納如下：
　　1、建立基于FPGA的多核軟件快速調(diào)試平臺(tái)。針對(duì)MPSoC嵌入式軟件調(diào)試過程中，待測(cè)向

2、量多，傳統(tǒng)調(diào)試方法速度慢等問題，研究多核軟件加速測(cè)試方法。在設(shè)計(jì)前期為軟件提供一個(gè)可執(zhí)行的硬件模型，并將其下載到FPGA開發(fā)板中，每個(gè)待測(cè)軟件程序均可獨(dú)立通過PC端加載到MPSoC各處理器中運(yùn)行，并能查看最終運(yùn)行結(jié)果，完成MPSoC中軟件調(diào)試過程。FPGA原型實(shí)驗(yàn)結(jié)果表明，與基于軟件仿真的方法相比，軟件調(diào)試效率可提升至少2個(gè)數(shù)量級(jí)。
　　2、研究了一種基于JTAG的多核測(cè)試方案。從減少多核測(cè)試時(shí)間和降低測(cè)試硬件邏輯資源消耗等角度出

3、發(fā)，在已有單核測(cè)試的基礎(chǔ)上，使用集中控制方式，增加一個(gè)測(cè)試控制模塊和一個(gè)時(shí)鐘同步接口模塊，實(shí)現(xiàn)基于JTAG測(cè)試方法的多核測(cè)試通路的選擇配置，完成多核測(cè)試。RTL級(jí)測(cè)試結(jié)果表明，該方法比其他同類方法在測(cè)試時(shí)間和邏輯資源消耗上具有一定的優(yōu)勢(shì)。
　　3、在RTL級(jí)和FPGA原型兩個(gè)層次完成MPSoC驗(yàn)證工作。為了縮短驗(yàn)證周期，本文采用軟硬件聯(lián)合測(cè)試方法。在系統(tǒng)開發(fā)的不同時(shí)期，針對(duì)不同的測(cè)試層次，通過測(cè)試向量的統(tǒng)一編寫，分別進(jìn)行了RTL級(jí)