基于脈沖技術(shù)低功耗高性能觸發(fā)器設(shè)計.pdf

1、隨著VLSI集成度的提高，芯片特征尺寸的縮小，電路規(guī)模越來越大，同時芯片工作速度越來越快，這使芯片的功耗越來越大，低功耗設(shè)計已經(jīng)成為VLSI設(shè)計必須遵循的規(guī)范。同時隨著便攜式電子設(shè)備不斷的發(fā)展，更需要低功耗設(shè)計延長電池壽命。所有這些因素都促使了發(fā)展能在保持系統(tǒng)高性能基礎(chǔ)上的低功耗技術(shù)。
　　 當(dāng)前高性能微處理器設(shè)計中，時鐘網(wǎng)絡(luò)的功耗占據(jù)了芯片總功耗的很大一部分。時鐘網(wǎng)絡(luò)由觸發(fā)器和時鐘樹組成。觸發(fā)器是數(shù)字系統(tǒng)的關(guān)鍵部件，它影響著系

2、統(tǒng)的各項性能，如功耗、時鐘子系統(tǒng)的實現(xiàn)、信號的完整性、芯片的面積、全局布線、封裝以及散熱等問題。在DSP應(yīng)用中，觸發(fā)器不僅用于流水線，而且被用來實現(xiàn)延遲元件(Z—1)。因此，設(shè)計低功耗、高性能的觸發(fā)器是數(shù)字系統(tǒng)設(shè)計的重要任務(wù)。
　　 脈沖式觸發(fā)器與傳統(tǒng)的主從觸發(fā)器相比，具有電路結(jié)構(gòu)簡單、軟邊沿、低延時、低功耗等優(yōu)點，越來越受到關(guān)注。至今，較多文獻(xiàn)對脈沖式觸發(fā)器進(jìn)行了研究。本文主要研究基于脈沖技術(shù)的低功耗、高性能觸發(fā)器的設(shè)計。提出

3、了二值脈沖式觸發(fā)器的通用結(jié)構(gòu)和具體的電路設(shè)計。雙電源電壓技術(shù)是能有效降低電路功耗又不降低電路性能的低功耗技術(shù)，文中提出了能應(yīng)用于雙電源電壓方案，很好地承擔(dān)采用VS—CVS技術(shù)設(shè)計電路中關(guān)鍵路徑上的電平轉(zhuǎn)換任務(wù)的脈沖式電平轉(zhuǎn)換觸發(fā)器。降低時鐘頻率和時鐘信號的電壓擺幅能有效地降低時鐘系統(tǒng)功耗，文中設(shè)計了新的時鐘低擺幅雙邊沿脈沖式觸發(fā)器。隨著CMOS工藝進(jìn)入深亞微米階段，漏電流功耗成為不可忽視的一部分，本文利用多閾值技術(shù)設(shè)計了新的多閾值低功耗

4、脈沖式觸發(fā)器。最后本文將二值脈沖式觸發(fā)器的設(shè)計延伸到三值脈沖式觸發(fā)器的設(shè)計，提出了三值脈沖式觸發(fā)器的通用結(jié)構(gòu)和設(shè)計方法，并設(shè)計了各種具體的三值脈沖式觸發(fā)器。
　　 設(shè)計實例表明所提出的二值、三值脈沖式觸發(fā)器通用結(jié)構(gòu)和設(shè)計方法具有簡單性、實用性以及先進(jìn)性。所設(shè)計的各種低功耗觸發(fā)器均用HSPICE進(jìn)行了模擬和驗證，均具有正確的邏輯功能和良好的瞬態(tài)特性。和相關(guān)文獻(xiàn)的電路相比，新設(shè)計的電路具有電路結(jié)構(gòu)簡單、低功耗，低延時以及低功耗延時積